本發(fā)明關(guān)于可電子覆寫的非揮發(fā)性半導(dǎo)體記憶裝置即快閃記憶體的結(jié)構(gòu)及其讀取、寫入及抹除法。

背景技術(shù)：

目前有各種各樣的nor型快閃記憶體被提案或?qū)嵱没?。如圖16所示，作為主要的快閃記憶體的記憶元件，有浮動閘極型、以及于硅上重疊氮化硅膜再于氮化硅膜的上下重疊絕緣膜，并于氮化硅膜蓄積電荷的快閃記憶體型(下稱sonos)兩種被實(shí)用化。該快閃記憶體可參照hidetohidaka.“evolutionofembeddedflashmemorytechnologyformcu”,inieeeicicdt2011,tech.dig.。又，作為快閃記憶胞的結(jié)構(gòu)，有“1電晶體”、“1.5電晶體”及“2電晶體”的形狀被實(shí)用化?！?.5電晶體”為由兩個電晶體形成的記憶體，但與“2電晶體”相較，兩個電晶體之間的間隔為較狹窄的形狀，故稱為“1.5電晶體”以方便說明。這些構(gòu)造分別有優(yōu)缺點(diǎn)，但若注意單元尺寸，則相較于“1電晶體”，“1.5電晶體”及“2電晶體”的形狀常有因電晶體數(shù)量增加而單元尺寸增大的缺點(diǎn)存在的情形。又，1.5電晶體形狀因結(jié)構(gòu)復(fù)雜而伴隨很大的成本增加。1電晶體的浮動閘極型作為一并抹除的nor型快閃記憶體被廣泛使用，但其結(jié)構(gòu)于抹除時發(fā)生過度抹除的可能性很高，有操作空間狹窄的問題。

圖17表示以往的1.5電晶體型sonos快閃記憶體的截面圖，圖18表示其記憶胞陣列的電路，可參照美國專利第5408115號說明書及yoshiyukikawashima,takashihashimoto,ichiroyamakawa“investigationofthedataretentionmechanismandmodelingforthehighreliabilityembeddedsplit-gatemonosflashmemory”,inieeeirps2015。圖17所示的記憶胞30，由一個圖面右側(cè)具備三層絕緣膜33及該三層絕緣膜33上的控制閘極32的mos型電晶體，以及一個于一層閘極氧化膜上具備選擇閘極36的mos電晶體構(gòu)成。這些電晶體于p型硅基板31或p井上相鄰配置，且兩側(cè)形成有n型擴(kuò)散層，具有三層絕緣膜33的mos型電晶體側(cè)作為源極34，另一方作為汲極35。該三層絕緣膜33由基板側(cè)起氧化硅膜(第18圖中為33-1)、氮化硅膜(圖18中為33-2)及氧化硅膜(圖18中為33-3)的三層構(gòu)成，氮化硅膜33-2為電荷蓄積層。

圖18表示將圖17的記憶胞30配置成行列狀的記憶胞陣列40。該記憶胞陣列的行列配置中，連接至圖17的記憶胞30的控制閘極32的控制閘極線32-1及32-2、連接至圖17的記憶胞30的選擇閘極36的選擇閘極36-1及36-2以及源極線37于列方向配線，連接至圖17的記憶胞30的汲極35的位元線38-1及38-2于行方向配線。源極34及汲極35分別并聯(lián)于列方向，且分別連接至源極線37及位元線38-1或38-2，用以控制記憶胞陣列40。

記憶胞30的寫入通過注入熱電子(以下稱ssi)來進(jìn)行。此時通過對源極34施加約5v的電壓、對汲極35施加約0v的電壓、對控制閘極32施加約10v的電壓并對選擇閘極36施加約1v的電壓，以產(chǎn)生高電場于選擇閘極36及控制閘極32間的空間，而一部分具有高能量的電子被注入至作為電荷蓄積層的氮化硅膜33-2，使控制閘極32的電晶體的閾值電壓增加。

記憶體30的抹除使用價電子對導(dǎo)帶的穿隧現(xiàn)象(以下稱btbt)。此時通過對源極34施加4v以上的高電壓、使汲極35為浮動電位或0v，對控制閘極32施加約5v的電壓并對選擇閘極36施加約0v的電壓來引發(fā)btbt，通過btbt使具有控制閘極32的電晶體的源極側(cè)產(chǎn)生具有高能量的電洞。電洞的一部分被注入至作為電荷蓄積層的氮化硅膜33-2，使控制閘極32的電晶體的閾值電壓負(fù)變化。

圖17所示的以往的1.5電晶體型sonos快閃記憶體中，先進(jìn)行選擇閘極的形成，并于該選擇閘極36形狀旁自我對準(zhǔn)(self-alignment)制作控制閘極32，故被施加對選擇閘極36制作控制閘極32時的熱處理。另一方面，為了避免工藝復(fù)雜并降低制造成本，一般而言選擇閘極36與記憶胞陣列區(qū)域外的電路區(qū)域所使用的非揮發(fā)性半導(dǎo)體記憶體以外的電晶體同時形成。于此情形，對非揮發(fā)性半導(dǎo)體記憶體以外的電晶體也同樣施加制作控制閘極32時的熱處理，而伴隨非揮發(fā)性半導(dǎo)體記憶體以外的電晶體特性的惡化。又，非揮發(fā)性半導(dǎo)體記憶體以外的電晶體形成后，形成記憶胞用的三層絕緣膜33或控制閘極32，故為了不影響非揮發(fā)性半導(dǎo)體記憶體以外的電晶體，有必要在非揮發(fā)性半導(dǎo)體記憶體以外的電路區(qū)域內(nèi)不制作多余的該三層絕緣膜33或控制閘極32。此也使工藝復(fù)雜化。又，于控制閘極32及選擇閘極36的多晶硅上同時制作硅金屬膜層以降低電阻，但相鄰的控制閘極32及選擇閘極36的短路風(fēng)險大，伴隨提高制造的難度。

技術(shù)實(shí)現(xiàn)要素：

如上所述，以往技術(shù)中，控制閘極后期制作成為工藝的難度及復(fù)雜度的主因，并且對非揮發(fā)性半導(dǎo)體記憶體以外的電晶體的影響也為嚴(yán)重問題。本發(fā)明的目的為提供一種解決這些問題的1.5電晶體型快閃記憶體。

本發(fā)明的快閃記憶體的制造步驟如圖19所示，在p井1上形成作為犧牲膜的犧牲氧化膜24及犧牲氮化膜25，于其一部分設(shè)置u字形槽使p井1內(nèi)的硅表面露出，于該槽內(nèi)設(shè)置絕緣膜14及多層絕緣膜4，其中間的絕緣膜以氮化硅膜作為電荷蓄積層。多層絕緣膜4上堆積電阻小的材料作為控制閘極5。如圖20所示，于控制閘極5上自我對準(zhǔn)形成絕緣膜12后，去除犧牲氮化膜25。如圖21所示，去除犧牲氧化膜24后，形成閘極絕緣膜6，于上部具有絕緣膜12的控制閘極5的左右及閘極絕緣膜6，自我對準(zhǔn)形成閘極7及虛擬閘極7’。如圖22所示，去除虛擬閘極7’，僅保留選擇閘極7。相鄰的控制閘極5及選擇閘極7的兩端設(shè)置與p井1為相反導(dǎo)電型的半導(dǎo)體區(qū)域作為源極及汲極。通過上述，兩個并聯(lián)的mos電晶體自我對準(zhǔn)形成并作為一個記憶胞，該電晶體包括源極及汲極，且源極及汲極之間有相鄰的控制閘極5與選擇閘極7。

如圖19至圖22所示的制造方法概略，制作控制閘極5后自我對準(zhǔn)制作選擇閘極7(先制作控制閘極)。因此，于記憶胞陣列區(qū)域外積體的非揮發(fā)性半導(dǎo)體記憶體以外的電晶體及選擇閘極7，可于控制閘極制作后同時制作，不需擔(dān)心伴隨制作控制閘極5的熱處理的非揮發(fā)性半導(dǎo)體記憶體以外的電晶體特性惡化等影響。

又如圖19至圖22所示的制造方法概略，先制作控制閘極5后，同時制作選擇閘極7及記憶胞陣列區(qū)域外的非揮發(fā)性半導(dǎo)體記憶體以外的電路區(qū)域所使用的非揮發(fā)性半導(dǎo)體記憶體以外的電晶體，故對于記憶胞陣列區(qū)域外的非揮發(fā)性半導(dǎo)體記憶體以外的電路區(qū)域所使用的非揮發(fā)性半導(dǎo)體記憶體以外的電晶體，幾乎沒有控制閘極5的制造步驟的影響的狀況，可將以往復(fù)雜的1.5電晶體快閃記憶體的工藝更換為簡單的工藝。

又，以往圖17的控制閘極32多晶硅與硅金屬膜的復(fù)合膜，但本發(fā)明中，如圖19至圖22所示的制造方法概略，通過將控制閘極5全設(shè)為金屬而可降低配線電阻。

又，以往于圖17的控制閘極32及選擇閘極36的多晶硅上同時制作硅金屬膜層，故該相鄰的控制閘極32及選擇閘極36短路的風(fēng)險大，但本發(fā)明中，如圖19至圖22所示的制造方法概略，以金屬層制作控制閘極5后以絕緣膜覆蓋，之后制作包括硅金屬膜層的選擇閘極7，則相鄰的控制閘極5及選擇閘極7短路的風(fēng)險大幅降低。

又如圖19至圖22所示的制造方法概略，控制閘極5的u字形槽蝕刻的p井1表面部分的蝕刻深度可有意地調(diào)整，故控制閘極5的多層絕緣膜4底部的高度與選擇閘極7的底部的高度的關(guān)系也可有意地調(diào)整。通過此高度的調(diào)整，可容易地對快閃記憶體的寫入、抹除或讀取進(jìn)行最佳化。

又，通過在控制閘極5旁設(shè)置選擇閘極7，可以使通過選擇閘極7電晶體的源極及汲極間的擊穿(punchthrough)控制變得可行。借此，可以使控制閘極5及選擇閘極7的通道長度縮短，而可縮小記憶胞的面積。

又，通過在控制閘極5旁設(shè)置選擇閘極7，用ssi進(jìn)行記憶胞的寫入變得可行，而可使位元線低電壓化。

又如圖2、圖12及圖19至圖22所示的制造方法概略，蝕刻u字形槽時，可以有意地使控制閘極5的元件隔離區(qū)域2部分比其它部分高或低。借此，元件隔離區(qū)域2部分中，控制閘極5的元件隔離區(qū)域2部分與元件隔離區(qū)域2部分以外的部分可以制作落差，則快閃記憶體的記憶胞電晶體的通道區(qū)域不僅是p井1上部的平面部分，也可以擴(kuò)張至側(cè)面，可通過電晶體的電流增加使資料讀取速度提升。

附圖說明

圖1：表示本發(fā)明的記憶胞的結(jié)構(gòu)示意圖；

圖2：附屬于圖1的記憶胞的示意圖，表示元件隔離區(qū)域中控制閘極線的下部比元件隔離區(qū)域以外的部分低；

圖3：對應(yīng)圖1及圖2的平面圖；

圖4：對應(yīng)圖1、圖2及圖3的記憶胞陣列的等效電路圖；

圖5：附屬于圖4的記憶胞陣列的等效電路圖；

圖6：附屬于圖4及圖5的記憶胞陣列的等效電路圖；

圖7：圖3的a－a’截面圖；

圖8：圖3的b－b’截面圖；

圖9：附屬于圖8的圖3的b－b’截面圖，表示元件隔離區(qū)域中控制閘極底部比元件隔離區(qū)域以外的部分低；

圖10：圖3的c－c’截面圖；

圖11：圖3的d－d’截面圖；

圖12：附屬于圖11的圖3的的d－d’截面圖，表示元件隔離區(qū)域中控制閘極底部比元件隔離區(qū)域以外的部分低；

圖13：圖3的e－e’截面圖；

圖14：圖3的f－f’截面圖；

圖15：表示本發(fā)明的記憶胞陣列區(qū)域及非揮發(fā)性半導(dǎo)體記憶體以外的電路區(qū)域的井結(jié)構(gòu)；

圖16：表示以往的記憶胞種類的圖；

圖17：以往的記憶胞的截面圖；

圖18：對應(yīng)圖17的以往的等效電路圖；

圖19：本發(fā)明的快閃記憶體的制造方法的第一概略；

圖20：本發(fā)明的快閃記憶體的制造方法的第二概略；

圖21：本發(fā)明的快閃記憶體的制造方法的第三概略；

圖22：本發(fā)明的快閃記憶體的制造方法的第四概略；

圖23：對應(yīng)表1及表2的等效電路圖。

附圖標(biāo)記說明

1p井

2元件隔離區(qū)域

3n型擴(kuò)散層

3-1n型擴(kuò)散層(位元線側(cè)、汲極)

3-2n型擴(kuò)散層(源極線側(cè)、源極)

4多層絕緣膜

4-2第二層絕緣膜(電荷蓄積層)

5控制閘極、控制閘極線

6閘極絕緣膜

7選擇閘極、選擇閘極線

7’虛擬閘極、虛擬閘極線

8位元線接觸

9位元線

10源極線接觸

11源極線接觸

12絕緣膜

13-1用以調(diào)整汲極及閘極的間隔的位元線接觸側(cè)閘極側(cè)面絕緣膜

13-2用以調(diào)整源極及閘極的間隔的源極線接觸側(cè)閘極側(cè)面絕緣膜

14(多層絕緣膜旁的)絕緣膜

15(層間及配線間的)絕緣膜

16p型硅基板

17(記憶胞部)n井

18n型擴(kuò)散層

19p型擴(kuò)散層

20p型擴(kuò)散層

21n井電極

22p井電極

23基板電極

24犧牲氧化膜

25犧牲氮化膜

30記憶胞

31p型硅基板

32控制閘極

32-1、32-3控制閘極線

33三層絕緣膜

33-1氧化硅膜

33-2氮化硅

33-3氧化硅膜

34汲極

35源極

36選擇閘極

36-1選擇閘極線

36-2選擇閘極線

37源極線

38-1位元線

38-2位元線

40記憶胞陣列

具體實(shí)施方式

以下參照圖式說明本發(fā)明的實(shí)施例。此外，以下實(shí)施例中，相同構(gòu)成要素賦予相同符號。又，以下以快閃記憶體為例說明，但本發(fā)明不限定于此。并且，不限定于本說明書公開的實(shí)施例。

圖1及圖2表示本發(fā)明的記憶胞的結(jié)構(gòu)示意圖。如圖1所示，在p井1上，與選擇閘極7正交的方向上形成有用以分離元件的元件隔離區(qū)域2，該選擇閘極7與記憶胞截面垂直地延伸。又，以元件隔離區(qū)域2隔開的其它相鄰的記憶胞部同樣形成有控制閘極5、選擇閘極7以及源極及汲極的擴(kuò)散層，各個汲極、控制閘極5、選擇閘極7以及控制閘極5與選擇閘極7下的通道相互于元件隔離區(qū)域2形成電絕緣。選擇閘極7及控制閘極5于與元件隔離區(qū)域2正交的方向延伸，且橫跨元件隔離區(qū)域2而被彼此相鄰的記憶胞共享。具有控制閘極5的mos型電晶體通過電荷蓄積層即氮化硅膜中注入或放出電荷使電晶體的閾值電壓改變，作為非揮發(fā)性記憶體工作。圖3表示其平面圖。p井1表面上形成有元件隔離區(qū)域2，接著，控制閘極5形成于u字形槽內(nèi)，又接著，該控制閘極5旁自我對準(zhǔn)形成選擇閘極7。另一方面，形成該元件隔離區(qū)域2、該控制閘極5及該選擇閘極7后，相鄰的控制閘極5及選擇閘極7的兩側(cè)形成n型擴(kuò)散層3作為源極及汲極區(qū)域。該n型擴(kuò)散層3中，于一方即汲極(n型擴(kuò)散層3-1)設(shè)置各記憶胞的位元線接觸8，于另一方即源極(n型擴(kuò)散層3-2)設(shè)置源極線接觸。有以下兩種情形存在：控制閘極5下的多層絕緣膜4下的高度形成為與n型擴(kuò)散層3-1及3-2表面幾乎相同高度的情形即圖1，于元件隔離區(qū)域2中控制閘極5下的多層絕緣膜4下的高度形成為比元件隔離區(qū)域2外的部分還低的情形即圖2。元件隔離區(qū)域2設(shè)置成線狀以相對于相鄰的控制閘極5及選擇閘極7呈正交，使n型擴(kuò)散層3-1或3-2與相鄰的記憶胞的擴(kuò)散層分別分離。又，多層絕緣膜4成為覆蓋控制閘極5的側(cè)面及底部的形狀。多層絕緣膜4例如由三層絕緣膜形成，第2層絕緣膜作為記憶胞的電荷蓄積層，蓄積正或負(fù)電荷。

圖15表示硅基板的截面構(gòu)造，該硅基板內(nèi)含記憶胞陣列及控制記憶胞的周邊電路或其它邏輯電路。控制記憶胞的周邊電路或其它邏輯電路形成于p型硅基板16上。記憶胞陣列區(qū)域中，首先于p型硅基板16上設(shè)置n井17，并于其內(nèi)部設(shè)置p井1。記憶胞形成于p井1上。p型硅基板16表面的電位使用基板電極23通過p型擴(kuò)散層20給予。n井17的電位n井電極21通過n型擴(kuò)散層18給予。p井1的電位使用p井電極22通過p型擴(kuò)散層19給予。不對p井1及n井17給予正電位的情形，或者未對p型硅基板16給予負(fù)電位的情形，可省略圖15所示的井結(jié)構(gòu)，并于p型硅基板16形成記憶胞。如此一來，本說明書中雖標(biāo)示非揮發(fā)性半導(dǎo)體記憶體以外的電路部不具有n井、p井的結(jié)構(gòu)，但本發(fā)明不限定于此，不限制依照非揮發(fā)性半導(dǎo)體記憶體以外的電路的必要性來設(shè)置n井、p井。

圖3表示包括位元線9及源極線11的配線的平面圖。以虛線包圍之處為一個記憶胞的區(qū)域。位元線9及源極線11為相互平行延伸的金屬配線，位于比n型擴(kuò)散層3還上部，位元線9的金屬配線與源極線11的金屬配線為不同的層。位元線接觸8與各記憶胞的n型擴(kuò)散層3-1連接，且與位元線9之間電連接。圖7至圖9的控制閘極5及選擇閘極7以橫越記憶胞的方式延伸，具有作為配線的一部份的功能。就此意義而言，特別是著眼于記憶胞陣列或等效電路圖的情形，也可稱為控制閘極線5及選擇閘極線7。源極線接觸10與各記憶胞的其它n型擴(kuò)散層3-2連接，且與源極線11之間電連接。相鄰的控制閘極線5、選擇閘極線7及源極線11平行延伸，且與位元線9正交。元件隔離區(qū)域2與位元線9平行。

圖4表示對應(yīng)圖3的記憶胞陣列的電路圖(圖4為將圖3旋轉(zhuǎn)90度)。多個記憶胞排列形成記憶胞陣列，以虛線包圍之處為一個記憶胞區(qū)域。一個記憶胞區(qū)域中，存在有相鄰的控制閘極線5及選擇閘極線7。記憶胞陣列中有多個相鄰的控制閘極線5及選擇閘極線7平行延伸，控制閘極線5下的閘極絕緣膜為多層絕緣膜4。多層絕緣膜4例如由三層絕緣膜形成，第二層絕緣膜4-2為可作為記憶胞的電荷蓄積層，蓄積正或負(fù)電荷。記憶胞的n型擴(kuò)散層3-1通過位元線接觸8連接位元線9，又，n型擴(kuò)散層3-2通過源極線接觸連接源極線11。

圖5為附屬于圖3的記憶胞陣列的其它電路圖，表示控制閘極線5連接控制閘極線解碼器；選擇閘極線7連接選擇閘極線解碼器；位元線9連接感測放大器及位元線解碼器；以及源極線11連接源極線驅(qū)動器，作為與圖4所示的控制閘極線5、選擇閘極線7、位元線9及源極線11連接的記憶胞的周邊電路。

圖6為附屬于圖3的記憶胞陣列的其它電路圖，表示記憶胞陣列的各控制閘極線5互相連接而成為共同控制閘極線。實(shí)際共同連接的控制閘極線5的數(shù)量，依照用途可選擇由組合的最小單位即兩條至最多即記憶胞陣列內(nèi)全部控制閘極線5的數(shù)量。又，同樣地，也表示記憶胞陣列的各源極線11互相連接而成為共同源極線。實(shí)際共同連接的源極線11的數(shù)量，依照用途可選擇由組合的最小單位即兩條至最多即記憶胞陣列內(nèi)全部。

圖7表示圖3的a－a’截面圖。p井1上設(shè)有元件隔離區(qū)域2，該元件隔離區(qū)域2與位元線9平行，但圖7為在與元件隔離區(qū)域2平行的面切入的截面圖。以控制閘極5的形狀為基礎(chǔ)，自我對準(zhǔn)形成選擇閘極7，控制閘極5與選擇閘極7之間以多層絕緣膜4以及多層絕緣膜4與選擇閘極7之間的絕緣膜14分離，該絕緣膜14在多層絕緣膜4與選擇閘極線7之間。該在多層絕緣膜4與選擇閘極7之間的絕緣膜14可以省略?？刂崎l極5的底部與側(cè)壁有多層絕緣膜4，底部的多層絕緣膜4作為閘極絕緣膜。選擇閘極7的底部有選擇電晶體的閘極絕緣膜6?？刂崎l極5的上部有絕緣膜12。與非揮發(fā)性半導(dǎo)體記憶體以外的電晶體同樣地，位元線接觸8及選擇閘極7之間有位元線接觸側(cè)閘極側(cè)面絕緣膜13-1，以用以調(diào)整汲極及閘極的間隔，源極線接觸10及控制閘極5之間有源極線接觸側(cè)閘極側(cè)面絕緣膜13-2，以用以調(diào)整源極及閘極的間隔。用以調(diào)整汲極及閘極的間隔的位元線接觸側(cè)閘極側(cè)面絕緣膜13-1及用以調(diào)整源極及閘極的間隔的源極線接觸側(cè)閘極側(cè)面絕緣膜13-2可各自分別省略或同時省略。又，p井1上設(shè)有n型擴(kuò)散層3-1及3-2，位元線接觸8下為n型擴(kuò)散層3-1，通過位元線接觸8連接位元線9。源極線接觸10下為n型擴(kuò)散層3-2，通過源極線接觸10連接源極線11。n型擴(kuò)散層3-1為與選擇閘極7的閘極絕緣膜6于橫向方向上重疊的結(jié)構(gòu)，但不限定該重疊的值或比例。n型擴(kuò)散層3-2為多層絕緣膜4于橫向方向上重疊的結(jié)構(gòu)，但不限定該重疊的值或比例比例?？刂崎l極5、選擇閘極7及源極線11平行配置，并與位元線9及元件隔離區(qū)域2正交配置。配線之間或元件之間以層間及配線間的絕緣膜15絕緣。

圖8及圖9表示圖3的b－b’截面圖。圖8表示元件隔離區(qū)域2中，控制閘極5的底部與基板表面為相同高度的情形的截面圖。圖9為附屬于圖8的截面圖，表示元件隔離區(qū)域2中，控制閘極5底部比元件隔離區(qū)域2以外的基板表面還低的情形的截面圖。使該控制閘極5底部較低的值或比例沒有限制。

圖10表示圖3的c－c’截面圖。圖10為在選擇閘極線7上的面切入的截面圖。以控制閘極線5的形狀為基礎(chǔ)并自我對準(zhǔn)而形成的選擇閘極線7，于下部具有選擇閘極7的閘極絕緣膜6。

圖11及圖12表示圖3的d－d’截面圖。圖11及圖12為在控制閘極線5上的面切入的截面圖，與圖10相鄰?？刂崎l極線5于底部具有多層絕緣膜4作為閘極絕緣膜。圖12附屬于圖11的截面圖，表示元件隔離區(qū)域2中，控制閘極線5的底部在元件隔離區(qū)域2以外的部分比基板表面還低的形態(tài)。使該控制閘極線5底部較低的值或比例沒有限制。

圖13表示圖3的e－e’截面圖。圖13為在與圖11及圖12相鄰的源極線11上的面切入的截面圖。

圖14表示圖3的f－f’截面圖。圖14為在與圖10相鄰的位元線接觸8上的面切入的截面圖。

表1表示本發(fā)明的第一種電壓施加方法，表示寫入、抹除及讀取模式下的電位關(guān)系。對應(yīng)該表1的電路圖以圖23表示。若控制閘極線-1及位元線-1被選擇，則記憶胞mc11被選擇。本表1的寫入方式為ssi寫入，抹除方式為btbt抹除。圖23的電路稱為共同源極線方式。

表1：表示本發(fā)明的第一種電壓施加方法。

寫入時，圖23的控制閘極線-1及位元線-1的交點(diǎn)的記憶胞mc11被選擇，mc11的電荷蓄積層4-2以ssi被注入電子。此時，其它記憶胞mc12、mc21及mc22的電荷蓄積層未被注入電子而未被寫入。圖23中，對位元線-1施加用以寫入的電位vblp1，對位元線-2施加電位vblp2以不被寫入，對控制閘極線-1及控制閘極線-2施加用以寫入的電位vcgp，對選擇閘極線-1施加用以寫入的電位vsgp1，對選擇閘極線-2施加電位vsgp2以不被寫入，對源極線施加用以寫入的電位vslp，對p井1施加vgndp電位。在此，vblp1被給予約0v～1v的電壓，vblp2被給予約1v～2v的電壓，vcgp被給予約7v～12v的電壓，vsgp1被給予約1v～2v的電壓，vsgp2被給予約-2v～0v的電壓，vslp被給予約4v～7v的電壓，vgndp被給予約0v的電壓。被選擇的記憶胞mc11中，控制閘極線-1及選擇閘極線-1的電晶體為開啟的狀態(tài)，電流由位元線-1流至源極線。此時，通過高源極線電位vslp、高控制閘極線-1電位vcgp1及較低的選擇閘極線-1電位vsgp1的關(guān)系，使控制閘極線-1及選擇閘極線-1之間的通道表面部分的電子被加速而具有高能量，超過閘極絕緣膜的能隙，如此一來通過ssi注入電荷蓄積層4-2。因此，記憶胞mc11的控制閘極的電晶體的閾值電壓往正方向變化而實(shí)施寫入。于記憶胞mc21中，相對于選擇閘極線-1電位vsgp1，位元線-2電位vblp2為相同或較高，故選擇電晶體為關(guān)閉狀態(tài)。記憶胞mc11及記憶胞mc21中，通過選擇閘極線-2電位vsgp2使選擇電晶體為關(guān)閉狀態(tài)。故該三個非選擇的記憶胞mc21、mc12及mc22中，因選擇電晶體為關(guān)閉狀態(tài)故未流通電流，電子不被注入電荷蓄積層4-2。因此，非選擇的記憶胞mc21、mc12及mc22的控制閘極的電晶體的閾值電壓不因?qū)τ洃洶鹠c11的寫入而變化。

表1及圖23中，設(shè)定抹除4個記憶胞一并進(jìn)行，源極線設(shè)為共同。如圖6的解說，實(shí)際上共同連接的源極線的數(shù)量，依照用途可選擇由最少兩條至最多即記憶胞陣列內(nèi)全部。被一并抹除的記憶胞的源極線為共同，因此，記憶胞陣列內(nèi)同時抹除的記憶胞的單位數(shù)，由選擇成為共同源極線的單位數(shù)決定。

抹除時，連接至共同源極線的記憶胞被選擇。通過以btbt對圖23中被選擇的記憶胞mc11、mc21、mc12及mc22的電荷蓄積層4-2注入電洞，則控制閘極5的電晶體的閾值電壓往負(fù)方向變化而實(shí)施抹除。圖23中，位元線-1及位元線-2施加用以抹除的電位vble1或設(shè)為浮動電位，控制閘極線-1及控制閘極線-2施加用以抹除的電位vcge1，選擇閘極線-1及選擇閘極線-2施加用以抹除的電位vsge1或設(shè)為浮動電位，源極線施加用以抹除的電位vsle1，p井1施加vgnde電位。在此，vble1被給予約0v，vcge1被給予約-3v～-6v的電壓，vsge被給予約0v的電壓，vsle被給予約4v～7v的電壓，vgnde被給予約0v的電壓。圖23的被選擇的記憶胞mc11、mc21、mc12及mc22中，控制閘極線-1及控制閘極線-2的電位vcge1、以及選擇閘極線-1及選擇閘極線-2的電位設(shè)為可于選擇電晶體關(guān)閉通道的vsge1或浮動電位，且對源極線的電位vsle1施加比引起btbt的電壓還高的正電壓，借此則于控制閘極5的源極線側(cè)產(chǎn)生具有高能量的電子及電洞，其一部分電洞因控制閘極線-1及控制閘極線-2的電位vcge1比p井1電位vgnde低，故被注入電荷蓄積層的氮化硅膜4-2，控制閘極5的電晶體的閾值電壓往負(fù)方向變化而實(shí)施抹除。

圖23中，讀取選擇的記憶胞mc11即控制閘極線-1及位元線-1的交點(diǎn)的記憶胞的情形，對位元線-1施加用以讀取的電位vbl，對位元線-2施加電位vblu以不被讀取或設(shè)為浮動電位，對控制閘極線-1及控制閘極線-2施加用以讀取的電位vcg，對選擇閘極線-1施加用以讀取的電位vsg，對選擇閘極線-2施加電位vsgu以不被讀取，對源極線用以讀取的電位vsl，對p井1施加vgnd電位。此時，可以使控制閘極線-1及控制閘極線-2設(shè)為其它電位，并使非選擇的控制閘極線-2設(shè)為不讀取的電位vcgu。在此，vbl被給予約0.5v～2v的電壓，vblu被給予約0v～0.5v的電壓，vcg被給予約0v～3v的電壓，vcgu被給予約-2v～0v的電壓，vsg被給予約1v～2v的電壓，vsgu被給予約-2v～0v的電壓，vsl被給予約0v～0.5v的電壓，vgnd被給予約0v的電壓。在此，選擇的記憶胞mc11的控制閘極5的電晶體的閾值電壓若比控制閘極線-1的電位vcg低，則電流由位元線-1流至源極線，控制閘極5的電晶體的閾值電壓若比控制閘極線-1的電位vcg高則不流通電流。關(guān)于電流的有無，如圖5、圖6所示，于連接位元線的感測放大器偵測，判定為“0”或“1”并作為資料。于位元線解碼器中，位元線-2為非選擇，不連接至感測放大器而不被偵測資料。

表2表示本發(fā)明的第二種電壓施加方法，表示寫入、抹除及讀取模式下的電位關(guān)系。又，對應(yīng)表2的電路圖以圖23表示。

表2：表示本發(fā)明的第二種電壓施加方法

表2的寫入及讀取與表1相同，故省略表2的說明。表2及圖23中，抹除4個記憶胞一并進(jìn)行。于fn通道一并抹除的記憶胞包括于p井1為共同記憶胞陣列區(qū)塊。因此，通過變還共同p井1的記憶胞陣列區(qū)塊，可以變還一并抹除的記憶胞的數(shù)量。

抹除時，一個p井1所包括的記憶胞被同時選擇。圖23的被選擇的記憶胞mc11、mc21、mc12及mc22中的電荷蓄積層4-2所保有的電子，通過穿隧效應(yīng)被放出，使控制閘極5的電晶體的閾值電壓往負(fù)方向變化而實(shí)施抹除。圖23中，位元線-1及位元線-2施加用以抹除的電位vble2或設(shè)為浮動電位，控制閘極線-1及控制閘極線-2施加用以抹除的電位vcge2，選擇閘極線-1及選擇閘極線-2施加用以抹除的電位vsge2或設(shè)為浮動電位，源極線施加用以抹除的電位vsle2或設(shè)為浮動電位，p井1施加用以抹除的vpwe電位。在此vble2、vsge2、vsle2及vpwe設(shè)為約5v～7v。又，vcge2設(shè)為約-5v～-8v。又，vble2、vsge2、vsle2及vpwe可能約為0v且vcge2約為-10v～-15v。圖23的被選擇的記憶胞mc11、mc21、mc12及mc22中，通過控制閘極線-1及控制閘極線-2的電位vcge2與p井1的電位vpwe之間的高電壓差，使電荷蓄積層4-2所保有的電子通過穿隧效應(yīng)被放出，使控制閘極的電晶體的閾值電壓往負(fù)方向變化而實(shí)施抹除。

圖19至圖22概略地表示本發(fā)明的記憶胞制造方法的一例。

圖19所示，首先在p井1上形成犧牲氧化膜24及犧牲氮化膜25，于其一部分設(shè)置u字形槽，自我對準(zhǔn)制作絕緣膜14后，使該槽的下部與p井1的表面為相同高度或比p井1的表面低，于該槽內(nèi)設(shè)置絕緣膜14及多層絕緣膜4，其中間層的絕緣膜為具有許多陷阱，且可捉捕并蓄積電荷的電荷蓄積層。多層絕緣膜4上設(shè)有電阻小的材料作為控制閘極5。

接續(xù)圖19，如圖20所示，于控制閘極5上自我對準(zhǔn)形成絕緣膜12后，去除犧牲氮化膜25。

接續(xù)圖20，如圖21所示，去除犧牲氮化膜25后，形成閘極絕緣膜6及絕緣膜14，基于上部具有絕緣膜12的控制閘極5的形狀，于積層絕緣膜及其旁邊的閘極絕緣膜6的側(cè)壁自我對準(zhǔn)于閘極絕緣膜6上形成選擇閘極7及虛擬閘極7’。

接續(xù)圖21，如圖22所示，去除源極側(cè)的虛擬閘極線7’，保留選擇閘極線7。相鄰的控制閘極5及選擇閘極7的兩端設(shè)置與p井1為相反導(dǎo)電型的半導(dǎo)體區(qū)域作為源極(3-2)及汲極(3-1)。此時，選擇閘極7及選擇閘極7下的閘極絕緣膜6可設(shè)為與非揮發(fā)性半導(dǎo)體記憶體以外的電晶體的閘極及閘極絕緣膜相同。

以上實(shí)施例的說明中，數(shù)值、材料、動作、電路僅為一般常用的，并非對本發(fā)明主旨的結(jié)構(gòu)及動作方法設(shè)限。

以上實(shí)施例中，以三層絕緣膜為例說明多層絕緣膜4，但本發(fā)明不限于此，例如，第一層可使用將還薄的氧化硅膜、氮化硅膜及氧化鋁膜等積層的多層絕緣膜作為絕緣膜，第二層除了氮化硅膜以外，可使用氧化鉿膜、氧化鋁膜或這些的積層膜作為電荷蓄積層，第三層除了氧化硅膜以外，可使用氧化鋁膜、氮氧化硅膜或這些的積層膜作為絕緣膜。并且，一部分的層也可使用其它高介電常數(shù)或低介電常數(shù)的絕緣膜。又，作為電荷蓄積層，也可使用稱為納米結(jié)晶的構(gòu)造，其絕緣膜中分散有硅、金或鉑等微粒。

本發(fā)明可提供低價格且高性能的1.5電晶體型快閃記憶體，其與非揮發(fā)性半導(dǎo)體記憶體以外的電晶體的相容性高。