【技術領域】

本發(fā)明涉及半導體封裝技術領域，尤其涉及半導體封裝組件結構。

背景技術：

為了確保電子產(chǎn)品和通信設備的小型化和多功能，期望半導體封裝具有小的尺寸，以支持多針(mluti-pin)連接、高速率以及高功能。多功能系統(tǒng)級封裝(systeminpackage，sip)通常要求集成離散的邏輯芯片(logicdie)和存儲器芯片(memorydie)。所述存儲器芯片通常使用較長的再分配層(redistributionlayer，rdl)接地軌跡作為所述存儲器芯片和所述邏輯芯片的連接。但是，在用于無線頻率應用的系統(tǒng)級封裝設計時，所述較長的再分配層接地軌跡帶來不期望的信號完整性問題和噪聲耦合問題。

因此，需要一種新型的半導體封裝組件。

技術實現(xiàn)要素：

本發(fā)明提供半導體封裝組件結構，可在存儲器芯片的再分配層軌跡長度較長時，改善信號的完整性和減少耦合噪聲。

本發(fā)明實施例提供的一種半導體封裝組件，可包括：基板；位于所述基板上的第一襯墊和第二襯墊；安裝在所述基板上的邏輯芯片，所述邏輯芯片包括耦接于所述第二襯墊的第一邏輯芯片襯墊；安裝在所述基板上的存儲器芯片，所述存儲器芯片包括第一存儲器芯片襯墊和第一再分配層軌跡；其中，所述第一再分配層軌跡包括第一端和第二端，所述第一端通過所述第一存儲器芯片襯墊耦接于所述第一襯墊，所述第二端耦接于所述第二襯墊而非所述第一襯墊；其中，所述第一襯墊和所述第二襯墊為接地襯墊。在該種半導體封裝組件中，存儲器芯片的第一再分配層軌跡的第一端和第二端分別耦接于基板的第一接地襯墊(第一襯墊)和第二接地襯墊(第二襯墊)，由此，當所述存儲器芯片的再分配層軌跡長度較長時，該設計可通過降低串音缺陷來改善信號的完整性。而當所述半導體封裝組件的邏輯芯片中包括射頻電路用于射頻應用，所述存儲器芯片的再分配層軌跡同樣可以通過減少所述存儲器芯片的電路和所述邏輯芯片的射頻電路之間的耦合噪聲來改善射頻靈敏度問題。

本發(fā)明實施例提供的另一種半導體封裝組件，可包括：基板；位于所述基板上的第一襯墊和第二襯墊；安裝在所述基板上的存儲器芯片；以及安裝在所述基板上的邏輯芯片；其中，所述存儲器芯片包括第一側、第二側、存儲器芯片襯墊以及再分配層軌跡；其中，所述存儲器芯片襯墊靠近所述第一側且與所述第一襯墊耦接；其中，所述再分配層軌跡包括靠近所述第一側的第一端和靠近所述第二側的第二端，所述第一端通過所述存儲器芯片襯墊耦接于所述第一襯墊，所述第二端通過第一單導電路徑耦接于靠近所述第二側的所述第二襯墊；其中，所述邏輯芯片包括邏輯芯片襯墊，所述邏輯芯片襯墊靠近所述第二側，且與所述第二襯墊耦接；其中，所述第一襯墊和所述第二襯墊為接地襯墊。類似第一種半導體封裝組件，在該種半導體封裝組件中，存儲器芯片的再分配層軌跡的第一端和第二端分別耦接于基板的第一接地襯墊(第一襯墊)和第二接地襯墊(第二襯墊)，由此，當所述存儲器芯片的再分配層軌跡長度較長時，該設計可通過降低串音缺陷來改善信號的完整性。而當所述半導體封裝組件的邏輯芯片中包括射頻電路用于射頻應用，所述存儲器芯片的再分配層軌跡同樣可以通過減少所述存儲器芯片的電路和所述邏輯芯片的射頻電路之間的耦合噪聲來改善射頻靈敏度問題。

本發(fā)明實施例提供的再一種半導體封裝組件，可包括：基板；位于所述基板上的第一接地襯墊和第二接地襯墊；安裝在所述基板上的存儲器芯片；以及安裝在所述基板上的邏輯芯片；其中，所述存儲器芯片包括存儲器接地襯墊以及再分配層接地軌跡；其中，所述存儲器接地襯墊耦接于所述第一接地襯墊；其中，所述再分配層軌跡包括第一端和第二端，所述第一端通過包括所述存儲器接地襯墊的第一導電路徑耦接于所述第一接地襯墊，所述第二端通過不與所述存儲器接地軌跡耦接的第二導電路徑耦接于所述第二接地襯墊；其中，所述邏輯芯片包括邏輯接地襯墊，所述邏輯接地襯墊通過所述第二接地襯墊耦接于所述第二端。類似第一種半導體封裝組件，在該種半導體封裝組件中，存儲器芯片的再分配層接地軌跡的第一端和第二端分別耦接于基板的第一接地襯墊和第二接地襯墊，由此，當所述存儲器芯片的再分配層軌跡長度較長時，該設計可通過降低串音缺陷來改善信號的完整性。而當所述半導體封裝組件的邏輯芯片中包括射頻電路用于射頻應用，所述存儲器芯片的再分配層軌跡同樣可以通過減少所述存儲器芯片的電路和所述邏輯芯片的射頻電路之間的耦合噪聲來改善射頻靈敏度問題。

【附圖說明】

圖1為依據(jù)本發(fā)明的一些實施例的半導體封裝組件500a和500b的俯視圖。

圖2為依據(jù)本發(fā)明的一些實施例的半導體封裝結構500c的俯視圖。

圖3-圖4為圖1的剖面圖，示出圖1中的半導體封裝組件的基板、邏輯芯片、存儲器芯片以及所述存儲器芯片的再分配層接地軌跡的布局。

圖5為依據(jù)本發(fā)明的一些實施例的半導體封裝組件500d和500e的俯視圖。

圖6-圖7為圖5的截面圖，示出圖5中的半導體封裝組件的基板、邏輯芯片、存儲器芯片以及所述存儲器芯片的再分配層接地軌跡的布局。

【具體實施方式】

在說明書及權利要求當中使用了某些詞匯來指稱特定的組件。本領域技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及權利要求并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準則。在通篇說明書及權利要求當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定于”?！按篌w上”是指在可接受的誤差范圍內，本領域技術人員能夠在一定誤差范圍內解決所述技術問題，基本達到所述技術效果。此外，“耦接”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電性連接于該第二裝置，或通過其它裝置或連接手段間接地電性連接至該第二裝置。以下所述為實施本發(fā)明的較佳方式，目的在于說明本發(fā)明的精神而非用以限定本發(fā)明的保護范圍，本發(fā)明的保護范圍當視后附的權利要求所界定者為準。

本發(fā)明實施例提供了半導體封裝組件。所述半導體封裝組件為系統(tǒng)級封裝。所述半導體封裝組件包括至少一個邏輯芯片和至少一個存儲器芯片。所述存儲器芯片包括再分配層接地軌跡，所述再分配層接地軌跡包括朝向相反的兩個端子。所述兩個端子中的其中一個設計為靠近所述存儲器芯片的接地襯墊(pad)并耦接于所述接地襯墊。所述兩個端子中的另一個耦接于基板的接地襯墊。所述半導體封裝組件設計為增加所述再分配層接地軌跡的兩個端子的接地點，以避免具有較長的長度的所述再分配層接地軌跡的兩個端子之間的電勢差(potentialdifferent)。此外，所述再分配層接地軌跡的額外的接地點可減少所述較長的再分配層接地軌跡造成的射頻干擾(interference)。

圖1為依據(jù)本發(fā)明的一些實施例的半導體封裝組件500a和500b的俯視圖(planview)。圖3-4為圖1的剖面圖，示出圖1中的半導體封裝組件的基板、邏輯芯片、存儲器芯片以及所述存儲器芯片的再分配層接地軌跡的布局。為了清楚地展示半導體封裝組件500a和500b的基板、邏輯芯片、存儲器芯片以及所述存儲器芯片的再分配層接地軌跡的布局，圖1中省略了成型材料。

如圖1及圖3所示，半導體封裝組件500a通過多個導電結構710安裝在基礎800上。在一些實施例中，半導體封裝組件500a為系統(tǒng)級封裝。在一些實施例中，所述基礎800可包括印刷電路板(printedcircuitboard，pcb)。導電結構710可包括導電凸塊(bump)結構，例如，銅凸塊、焊錫球結構、焊錫凸塊結構、導電柱結構、導線結構或者導電膏中任一種。半導體封裝組件500a包括基板700、半導體芯片(邏輯芯片)100a、半導體芯片(存儲器芯片)200a以及存儲器芯片200a的再分配層接地軌跡240。需要注意的是，基板700、邏輯芯片100a以及存儲器芯片200a為半導體封裝組件500a的離散的，獨立的組件。

圖1和圖3提供了基板700?；?00包括芯片粘接表面701用于安裝邏輯芯片100a和存儲器芯片200a?；?00包括靠近芯片粘接表面701設置的多個離散的接地襯墊102和104。在一些實施例中，接地襯墊102和104用于將輸入/輸出連接至地。因此，接地襯墊102和104同時作為基板700的接地襯墊?；?00還包括形成在其內部且耦接于接地襯墊102和104的互連(未圖示)。在一些實施例中，基板700可包括半導體基板，例如，硅基板。在其他一些實施例中，基板700可包括介電材料，例如，有機材料。在一些實施例中，所述有機材料包括帶有玻璃纖維的聚丙烯、環(huán)氧樹脂、聚酰亞胺、氰酸酯、其他合適的材料中任一種或者它們的組合。

如圖1和圖3所示，半導體芯片100a設置在基板700上。半導體芯片100a可通過半導體芯片100a和基板700之間的粘合劑112(例如，糊狀物)安裝到基板700的芯片粘接表面701。在一些實施例中，半導體芯片100a通過引線接合技術(bondingtechnology)耦接至基板700。在一些實施例中，如圖3所示，半導體芯片100a通過包括導線(例如，導線320a)的導體結構耦接至基板700。在一些實施例中，半導體芯片100a可為邏輯芯片100a，所述邏輯芯片100a包括中央處理單元、圖像處理單元、動態(tài)隨機存儲器控制器中任一種，或者它們的組合。

如圖1和圖3所示，半導體芯片200a通過半導體芯片100a和200a之間的粘合劑212(例如，糊狀物)直接堆疊安裝在半導體芯片100a上。在一些實施例中，半導體芯片200a可作用為存儲器芯片200a，例如，動態(tài)隨機訪問存儲器芯片。在一些實施例中，半導體芯片200a通過引線接合技術耦接至基板700。如圖3所示，半導體芯片200a通過包括導線(例如，導線300a和310a)的導體結構耦接至基板700。

如圖1和圖3所示，存儲器芯片200a可包括存儲器輸入/輸出芯片襯墊202且在存儲器芯片200a的輸入/輸出芯片襯墊202上包括再分配層結構270a。在一些實施例中，存儲器芯片200a可為一個或多個動態(tài)隨機存儲器芯片。再分配層結構270a可包括至少一個再分配層軌跡240和至少一個襯墊250a。再分配層軌跡240和襯墊250a用于輸入/輸出連接至地。如圖3所示，在一些實施例中，再分配層軌跡240作用為再分配層接地軌跡240。再分配層軌跡240設計為位于單層(singlelayered-level)的再分配層結構270a中。如圖3所示，在一些實施例中，襯墊250a位于再分配層結構270a的頂部且位于輸入/輸出襯墊區(qū)域210內部。襯墊250a作用為存儲器芯片200a的接地襯墊。

再分配層軌跡240用于將存儲器輸入/輸出芯片襯墊202的接地路徑從襯墊250a處以扇形方式散開至或重新路由至特定的位置(例如，所述特定的位置靠近邏輯芯片100a的輸入/輸出襯墊區(qū)域110)。存儲器芯片200a的再分配層接地軌跡240可具有長的長度。如圖1和圖3所示，存儲器芯片200a的再分配層接地軌跡240設計為從存儲器芯片200a的第一側220延伸至存儲器芯片200a的第二側222，以用于連接存儲器芯片200a和邏輯芯片100a。再分配層接地軌跡240包括第一端242和遠離第一端242的第二端244。第一端242耦接于鄰近的襯墊250a。存儲器芯片200a的襯墊250a耦接于其鄰近的屬于基板700的接地襯墊102。在一些實施例中，再分配層接地軌跡240的第一端242和存儲器芯片200a的襯墊250a均設置為鄰近存儲器芯片200a的第一側220?；?00的接地襯墊102靠近存儲器芯片200a的第一側220設置。此外，基板700的接地襯墊102靠近存儲器芯片200a的襯墊250a設置，以減小存儲器芯片200a到基板700的接地路徑。

如圖1和圖3所示，存儲器芯片200a的襯墊250a通過導電路徑300a(例如，接合線)耦接于接地襯墊102。需要注意的是，導電路徑300a為包括兩端的單接合線，所述兩端分別與襯墊250a和接地襯墊102接觸。導電路徑300a不與接地襯墊104接觸。

如圖1和圖3所示，再分配層接地軌跡240的第二端244耦接于基板700的接地襯墊，例如，接地襯墊104而非接地襯墊102。再分配層接地軌跡240的第二端244耦接于接地襯墊104，而不使用襯墊250a和接地襯墊102。在一些實施例中，再分配層接地軌跡240的第二端244和接地襯墊104均靠近存儲器芯片200a的第二側222設置。第一側220和第二側222為存儲器芯片200a的不同側。再分配層接地軌跡240的第二端244通過導電路徑310a(例如，接合線)耦接于接地襯墊104。需要注意的是，導電路徑310a為包括兩端的單接合線，所述兩端分別與第二端244和接地襯墊104接觸。導電路徑310a不與接地軌跡102和接地路徑300a接觸。

如圖1和圖3所示，邏輯芯片100a可包括邏輯設備(未圖示)以及位于所述邏輯設備上的再分配層結構(未圖示)。邏輯芯片100a的再分配層結構可包括至少一個再分配層軌跡和至少一個襯墊150a，該再分配層結構用于傳輸邏輯設備的接地信號。如圖3所示，在一些實施例中，襯墊150a設置在所述再分配層結構的頂部。襯墊150a設置在邏輯芯片100a的輸入/輸出襯墊區(qū)域110中，且作用為邏輯芯片100a的接地襯墊。

如圖1和圖3所示，邏輯芯片100a的襯墊150a僅通過導電路徑320a(例如，接合線)耦接于基板700的接地襯墊104。在一些實施例中，邏輯芯片100a的襯墊150a不與基板700的接地襯墊102耦接。導電路徑300a、310a以及320a為不同的導電路徑。也即，導電路徑320a不與導電路徑300a和310a接觸。

如圖1所示，圖3中的半導體芯片200a的再分配層結構270a可包括第二再分配層信號軌跡260和耦接于第二再分配層信號軌跡260的至少一個襯墊252a。在一些實施例中，如圖1所示，第二再分配層信號軌跡260設計為靠近再分配層接地軌跡240并與240平行。類似于再分配層接地軌跡240，存儲器芯片200a的第二再分配層信號軌跡260具有長的長度。存儲器芯片200a的第二再分配層信號軌跡260設計為從存儲器芯片200a的第一側220延伸至第二側222。

第二再分配層信號軌跡260和襯墊252a用于輸入/輸出連接至存儲器輸入/輸出芯片襯墊202的信號。第二再分配層信號軌跡260可作用為再分配層信號軌跡。第二再分配層信號軌跡260不與基板700的接地襯墊102和104耦接。在一些實施例中，襯墊252a也設置在再分配層結構(例如，圖3所示的再分配層結構270a)的頂部。襯墊252a作用為存儲器芯片200a的信號襯墊。襯墊252a位于輸入/輸出襯墊范圍210內。此外，襯墊252a靠近襯墊250a但與襯墊250a絕緣。

如圖1所示，第二再分配層信號軌跡260包括第三端262和遠離第三端262的第四端264。第二再分配層信號軌跡260的第三端262位于再分配層接地軌跡240的第一端242旁邊。此外，第二再分配層信號軌跡260的第四端264位于再分配層接地軌跡240的第二端244旁邊。第三端262耦接于其附近的襯墊252a。存儲器芯片200a的襯墊252a耦接于基板700的相應的信號襯墊(未圖示)。第二再分配層信號軌跡260通過基板700的導電路徑330、340和導電結構720耦接于邏輯芯片100a的襯墊152。在一些實施例中，導電路徑330和340可包括接合線?；?00的導電結構720可包括電路和襯墊。

如圖1所示，在一些實施例中，邏輯芯片100a的襯墊152靠近襯墊150a但是與150a電隔離。襯墊152可作用為邏輯芯片100a的信號襯墊。

如圖3所示，半導體封裝組件500a進一步包括圍繞邏輯芯片100a、存儲器芯片200a以及導電路徑(包括導電路徑300a、310a以及320a)的成型材料(moldingcompound)750。成型材料750與邏輯芯片100a、存儲器芯片200a以及導電路徑300a、310a以及320a接觸。成型材料750還覆蓋基板700的芯片附著表面701。在一些實施例中，成型材料750可由非導電材料形成，例如，環(huán)氧樹脂、樹脂、可塑造的聚合物，以及它們的類似物。成型材料750剛提供時可為流體的，然后通過化學反應處理，例如環(huán)氧樹脂、樹脂。在另一些實施例中，成型材料750可為紫外線或熱處理后的聚合物用作為可設置在邏輯芯片100a和存儲器芯片200a周圍的膠體或可伸縮的固體，并隨時可被紫外線或熱處理流程處理。成型材料750可使用模具進行處理。

圖4為圖1的截面圖，示出半導體封裝組件500b的基板、邏輯芯片、存儲器芯片以及所述存儲器芯片的再分配層接地軌跡的布局。此實施例與前面描述的實施例中相同或者相近的元件請參考圖1和圖3，為簡化起見在此將不再重復。半導體封裝組件500b與半導體封裝組件500a的區(qū)別為半導體封裝組件500b包括通過倒裝技術設置在基板700上的半導體芯片(邏輯芯片)100b。在一些實施例中，半導體芯片100b可作用為邏輯芯片100b。邏輯芯片100b可包括至少一個襯墊150b，用于輸入/輸出連接至地。襯墊150b作用為邏輯芯片100b的接地襯墊。如圖1所示，襯墊150b設置在輸入/輸出襯墊區(qū)域110內。

如圖4所示，邏輯芯片100b是倒裝的，并通過導電結構160耦接于基板700。導電結構160設置在襯墊150b上。導電結構160可包括耦接于相應的襯墊150b的至少一個凸塊結構。導電凸塊結構可包括銅凸塊、焊錫球結構、焊錫凸塊結構、導電柱結構、導線結構或者導電膏結構中任一種。邏輯芯片100b的襯墊150b通過互連320b(例如，基板700中嵌入的電路)耦接于基板700的接地襯墊104。

圖2為依據(jù)本發(fā)明的一些實施例的半導體封裝結構500c的俯視圖。此實施例與前面描述的實施例中相同或者相近的元件請參考圖1、圖3以及圖4，為簡化起見在此將不再重復。半導體封裝組件500c與半導體封裝組件500a/500b的區(qū)別為半導體封裝組件500c的半導體芯片(邏輯芯片)100a/100b還包括集成在所述半導體芯片(邏輯芯片)100a/100b中的至少一個射頻單元360，用于射頻應用。

圖5為依據(jù)本發(fā)明的一些實施例的半導體封裝組件500d和500e的俯視圖。圖6-7為圖5的截面圖，示出圖5中的半導體封裝組件的基板、邏輯芯片、存儲器芯片以及所述存儲器芯片的再分配層接地軌跡的布局。為簡潔地示出半導體封裝組件500d和500e的基板、邏輯芯片、存儲器芯片以及所述存儲器芯片的再分配層接地軌跡的布局，在圖5中未示出成型材料。此實施例與前面描述的實施例中相同或者相近的元件請參考圖1-圖4，為簡化起見在此將不再重復。

如圖5和圖6所示，半導體封裝組件500d和圖1-圖3中的半導體封裝組件500a/500b的區(qū)別為存儲器芯片200a設置在邏輯芯片100a旁邊。因此，存儲器芯片200a和邏輯芯片100a分別通過糊狀物212和112安裝在芯片附著表面701上。

如圖6所示，在一些實施例中，邏輯芯片100a通過引線結合技術耦接于邏輯芯片100a。半導體芯片100a可通過半導體芯片100a和基板700之間的粘合劑112(例如，糊狀物)安裝在基板700的芯片附著表面701上。

如圖5和圖6所示，在一些實施例中，再分配層接地軌跡240的第一端242、存儲器芯片200a的襯墊250a以及基板700的接地襯墊102靠近存儲器芯片200a的第一側220設置。再分配層接地軌跡240的第二端244、邏輯芯片100a的襯墊150a和接地軌跡104均靠近存儲器芯片200a的第二側222設置。此外，如圖6所示，接地襯墊104設置在邏輯芯片100a和存儲器芯片200a之間。

圖7為圖5的截面圖，示出圖5中的半導體封裝組件500e的基板、邏輯芯片、存儲器芯片以及所述存儲器芯片的再分配層接地軌跡的布局。此實施例與前面描述的實施例中相同或者相近的元件請參考圖5-圖6，為簡化起見在此將不再重復。半導體封裝組件500e與半導體封裝組件500d的區(qū)別為半導體封裝組件500e包括通過倒裝芯片技術設置在基板700上的半導體芯片100b和半導體芯片200b。在一些實施例中，半導體芯片100b作用為邏輯芯片100b、半導體芯片200b作用為存儲器芯片200b。

如圖7所示，邏輯芯片100b可包括至少一個襯墊150b，用于輸入/輸出連接至地。襯墊150b作用為邏輯芯片100b的接地襯墊。

存儲器芯片200b可包括存儲器輸入/輸出芯片襯墊202和位于存儲器輸入/輸出芯片襯墊202上的再分配層結構270b。再分配層結構270b可包括至少一個再分配層軌跡240和至少兩個襯墊250b和250c。再分配層軌跡240和襯墊250b和250c用于輸入/輸出連接至地。如圖7所示，在一些實施例中，再分配層結構240作用為再分配層接地軌跡240。再分配層軌跡240設計為位于再分配層結構270b的單一水平面上。再分配層軌跡240的兩端242和244分別耦接于襯墊250b和250c。襯墊250b和250c作用為存儲器芯片200a的接地襯墊。如圖5所示，襯墊250b設置在輸入/輸出襯墊區(qū)域210內。襯墊250c設置在輸入/輸出襯墊區(qū)域210外。例如，襯墊250c靠近再分配層軌跡240的端244設置。此外，襯墊250b不與襯墊250c接觸。

如圖7所示，存儲器芯片200b上下倒裝，且通過導電結構266和268耦接于基板700。導電結構266和268分別設置在襯墊250b和250c上。導電結構266和268可包括耦接于襯墊250b和250c的相應的導電凸塊。此外，導電結構266不與導電結構268接觸。存儲器芯片200b的接地襯墊250b通過導電結構266和互連300b耦接于基板700的接地襯墊102。存儲器芯片200b的襯墊250c通過導電結構268和嵌入在基板700中的互連320b耦接于基板700的接地襯墊104。在一些實施例中，互連300b和320b嵌入在基板700中?；ミB300b和320b可包括多個電路。

如圖7所示，邏輯芯片100b上下倒裝，且通過導電結構160耦接于基板700。導電結構160設置在襯墊150b上。導電結構160可包括耦接于襯墊150b的相應的導電凸塊結構。邏輯芯片100b的襯墊150b通過導電結構160和基板700的互連320b耦接于基板700的接地襯墊104。也即，互連320b與存儲器芯片200b的襯墊250c、邏輯芯片100b的襯墊150b以及基板700的接地襯墊104電連接。此外，互連300b和320b為離散的電路?；ミB300b不與互連320b接觸。

實施例提供了半導體封裝組件。所述半導體封裝組件包括基板、位于基板上的存儲器芯片和邏輯芯片。所述存儲器芯片包括再分配層接地軌跡，所述再分配層接地軌跡包括第一端和遠離所述第一端的第二端。所述第一端和第二端分別靠近所述存儲器芯片的不同側。所述再分配層接地軌跡的所述第一端通過包含所述存儲器芯片的一個襯墊的第一導電路徑耦接于所述基板的第一接地襯墊，所述第一接地襯墊設置在一個輸入/輸出襯墊范圍內。所述再分配層接地軌跡的第二端通過與所述第一導電路徑不同的第二導電路徑耦接于所述基板的第二接地襯墊。所述第二導電路徑不與所述存儲器的所述襯墊耦接。所述邏輯芯片包括通過所述基板的所述第二接地襯墊耦接于所述再分配層的第二端的襯墊。

本發(fā)明的半導體封裝組件設計為在所述存儲器芯片的再分配層軌跡的兩端包括接地路徑。如果所述存儲器芯片的再分配層接地軌跡長度較長，再分配層接地軌跡的設計可通過降低串音缺陷來改善信號的完整性。如果所述半導體封裝組件的邏輯芯片中包括射頻電路用于射頻應用，所述存儲器芯片的再分配層接地軌跡同樣可以通過減少所述存儲器芯片的電路和所述邏輯芯片的射頻電路之間的耦合噪聲來改善射頻靈敏度問題。

權利要求書中用以修飾元件的“第一”、“第二”等序數(shù)詞的使用本身未暗示任何優(yōu)先權、優(yōu)先次序、各元件之間的先后次序、或所執(zhí)行方法的時間次序，而僅用作標識來區(qū)分具有相同名稱(具有不同序數(shù)詞)的不同元件。

本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，當可做些許的更動與潤飾，因此本發(fā)明的保護范圍當視權利要求所界定者為準。