本發(fā)明屬于超大規(guī)模集成電路靜電放電（英文：Electro-Static discharge，簡稱：ESD）保護(hù)技術(shù)領(lǐng)域，涉及一種可應(yīng)用于薄外延工藝中ESD保護(hù)的可控硅整流器（英文：Silicon Controlled Rectifier，簡稱：SCR）及其制備方法。

背景技術(shù)：

隨著半導(dǎo)體工藝的不斷發(fā)展，推動了超大規(guī)模集成電路(英文：Very Large Scale Integrated circuit，簡稱：VLSI)的性能也在過去的幾十年里提高了5個量級。目前的集成電路芯片己具備集成數(shù)以億計的晶體管能力，但同時工藝尺寸的縮小也面臨著很多障礙，最主要的就是可靠性問題、工藝波動問題以及功耗問題。而在可靠性問題方面靜電放電/靜電過應(yīng)力(英文：Electrostatic Discharge/Electrical OverStress，簡稱：ESD/EOS)則是導(dǎo)致集成電路(英文：Integrated Circuit，簡稱：IC)失效的主要原因。統(tǒng)計表明有近30%~50%的芯片失效是ESD/EOS導(dǎo)致的。

隨著電路集成規(guī)模的增加，電路抗單粒子閂鎖（英文：Single Event Latchup，簡稱：SEL）問題變得更為嚴(yán)峻。在高摻雜濃度P+的P型硅單晶上外延一定厚度的P-低摻雜濃度的外延層，可以降低寄生NPN晶體管的橫向電阻，從而抑制互補金屬氧化物半導(dǎo)體（英文：complementary metal oxide semiconductor，簡稱：CMOS）集成電路中的寄生晶閘管效應(yīng)，提高抗單粒子閂鎖性能。

采用薄外延材料，可以有效提高電路的抗單粒子閂鎖性能，但同時會造成襯底電阻的降低，使得柵極接地NMOS管(英文：gate-grounded NMOS，簡稱：GGNMOS)各個叉指觸發(fā)不均勻，導(dǎo)致常規(guī)的ESD保護(hù)結(jié)構(gòu)GGNMOS器件的ESD保護(hù)能力下降，因此薄外延材料上制備的芯片無法滿足ESD指標(biāo)要求。

可控硅整流器被認(rèn)為是面積效率最高的ESD防護(hù)器件，具有極高的魯棒性。典型的基礎(chǔ)橫向SCR是由一個寄生的PNP晶體管和一個寄生的NPN晶體管構(gòu)成，N型阱中的N+注入和P+注入構(gòu)成陽極，P型襯底中的N+注入和P+注入構(gòu)成陰極；陽極的P+、Nwell和Pwell分別形成PNP晶體管的發(fā)射極、基極和集電極；Nwell、Pwell和陰極的N+分別形成NPN晶體管的集電極、基極和發(fā)射極。

當(dāng)ESD事件來臨時，N阱與P阱反偏，SCR處于高阻狀態(tài)，N阱和P阱反偏PN結(jié)承受大部分電壓，N阱與P阱間流通的電流極小約為此PN結(jié)的反向飽和電流，SCR處于關(guān)閉狀態(tài)。若ESD持續(xù)放電，N阱與P阱間的電壓繼續(xù)增大，當(dāng)反向電壓大于PN結(jié)的雪崩擊穿電壓時，產(chǎn)生大量電子空穴對，電流增大使得P阱與N+的壓降大于0.7V，NPN晶體管導(dǎo)通，電流通過N阱使得PNP晶體管發(fā)射結(jié)正向偏壓大于0.7V，因此PNP晶體管也開始導(dǎo)通。NPN晶體管與PNP晶體管存在的正反饋機制保持著兩個晶體管的導(dǎo)通狀態(tài)，此時不需要那么大陽極-陰極電壓來保持SCR的開啟狀態(tài)，所以電壓開始下降，進(jìn)入負(fù)阻區(qū)。

由此可知，SCR的開啟電壓與N阱、P阱的反向擊穿電壓有關(guān)，因此SCR的開啟電壓一般較大，甚至高于器件的柵氧擊穿電壓，因此會導(dǎo)致SCR在保護(hù)電路已被ESD打壞的情況下仍未開啟。

技術(shù)實現(xiàn)要素：

為了降低SCR的觸發(fā)電壓，本發(fā)明在典型的基礎(chǔ)橫向SCR器件制備過程中引入深N阱（英文：Deep NWell）結(jié)構(gòu)。

本發(fā)明的目的在于實現(xiàn)一種用于薄外延工藝ESD保護(hù)的SCR及其制備方法。

本發(fā)明的SCR包括P型硅襯底、P-外延層、深N阱層、N阱區(qū)域、P阱區(qū)域、N+重?fù)诫s區(qū)域、P+重?fù)诫s區(qū)域、淺槽隔離（英文：shallow trench isolation，簡稱：STI）區(qū)域，其中深N阱層位于N阱區(qū)域和P阱區(qū)域的下方，且與N阱區(qū)域和P阱區(qū)域相接觸。

可選的，P-外延層的厚度為大于第一厚度閾值且小于第二厚度閾值，其中第一厚度閾值小于4.0μm，第二厚度閾值大于3.0μm。

可選的，深N阱層的厚度大于第三厚度閾值且小于第四厚度閾值，其中第三厚度閾值小于1.5μm，第四厚度閾值大于1.0μm。

可選的，深N阱層的摻雜濃度大于N阱區(qū)域的摻雜濃度。

可選的，N+重?fù)诫s區(qū)域的摻雜濃度大于N阱區(qū)域的摻雜濃度。

可選的，P+重?fù)诫s區(qū)域的摻雜濃度大于P阱區(qū)域的摻雜濃度。

本發(fā)明的SCR有效阻止了P型硅襯底中重?fù)诫s離子向P阱區(qū)域中擴散，解決P阱體電阻減小的問題；同時由于深N阱與P阱的反向擊穿電壓遠(yuǎn)小于N阱與P阱的反向擊穿電壓，因此可以有效降低SCR器件的觸發(fā)電壓，實現(xiàn)薄外延工藝中電路抗ESD性能的提升。

本發(fā)明的SCR的制備方法包括：

（1）通過高能量離子注入機向P型外延材料片的P-外延層注入磷離子，退火形成深N阱層，其中，P型外延材料片包括位于底層的P型硅襯底和位于P型硅襯底上一層的P-外延層；

（2）在P-外延層上進(jìn)行一次氧化，形成薄氧化緩沖層，在薄氧化緩沖層4上淀積氮化硅，形成硬掩模層；

（3）在形成的硬掩模層的表面涂覆光刻膠，進(jìn)行有源區(qū)光刻，刻蝕氮化硅、氧化硅和P-外延層的硅襯底，完成STI，形成有源區(qū)；

（4）去除剩余的光刻膠，通過高密度等離子體（英文：High Density Plasm，簡稱：HDP）淀積填充STI形成的槽，利用化學(xué)機械拋光（英文：Chemical Mechanical Polishing，簡稱：CMP）平坦化去除氮化硅形成的硬掩模層和薄氧化緩沖層，形成STI區(qū)域；

（5）再繼續(xù)在步驟（4）得到的結(jié)構(gòu)的表面涂覆光刻膠，進(jìn)行P阱區(qū)光刻，對光刻后形成的P阱區(qū)注入硼離子，形成P阱區(qū)域；

（6）去除步驟（5）得到的結(jié)構(gòu)上的剩余的光刻膠，在去除剩余的光刻膠的結(jié)構(gòu)表面重新涂覆光刻膠，進(jìn)行N阱區(qū)光刻，對光刻后形成的N阱區(qū)注入磷離子，形成N阱區(qū)域；

（7）去除步驟（6）得到的結(jié)構(gòu)上的剩余的光刻膠，在去除剩余的光刻膠的結(jié)構(gòu)表面重新涂覆光刻膠，進(jìn)行P+重?fù)诫s區(qū)光刻，對光刻后形成的P+重?fù)诫s區(qū)注入硼離子，形成P+重?fù)诫s區(qū)域；

（8）去除步驟（7）得到的結(jié)構(gòu)上的剩余光刻膠，在去除剩余光刻膠的表面重新涂覆光刻膠，進(jìn)行N+區(qū)光刻，對光刻后形成的N+重?fù)诫s區(qū)注入磷離子，形成N+重?fù)诫s區(qū)域；

（9）去除步驟（8）得到的結(jié)構(gòu)上的剩余光刻膠，在去除剩余光刻膠的表面重新涂覆光刻膠，進(jìn)行P+重?fù)诫s區(qū)光刻以及N+重?fù)诫s區(qū)光刻，淀積金屬，利用化學(xué)機械拋光平坦化，去除表面金屬，去除剩余光刻膠，完成金屬電極區(qū)的制備。

本發(fā)明可以達(dá)到的有益效果至少包括：本發(fā)明的用于薄外延工藝ESD保護(hù)的SCR器件制備方法可以與薄外延工藝兼容，在基于P-/P+外延襯底材料上制備SCR器件，用于電路的ESD保護(hù)結(jié)構(gòu)，通過引入深N阱層次降低SCR器件的觸發(fā)電壓，提升薄外延工藝電路抗ESD性能。

應(yīng)當(dāng)理解的是，以上的一般描述和后文的細(xì)節(jié)描述僅是示例性的，并不能限制本發(fā)明。

附圖說明

此處的附圖被并入說明書中并構(gòu)成本說明書的一部分，示出了符合本發(fā)明的實施例，并與說明書一起用于解釋本發(fā)明的原理。

圖1為本發(fā)明提出的用于薄外延工藝ESD保護(hù)的SCR器件的示意圖；

圖2至圖10為本發(fā)明的用于薄外延工藝ESD保護(hù)的SCR器件的制備方法的流程圖。

具體實施方式

這里將詳細(xì)地對示例性實施例進(jìn)行說明，其示例表示在附圖中。下面的描述涉及附圖時，除非另有表示，不同附圖中的相同數(shù)字表示相同或相似的要素。以下示例性實施例中所描述的實施方式并不代表與本發(fā)明相一致的所有實施方式。相反，它們僅是與如所附權(quán)利要求書中所詳述的、本發(fā)明的一些方面相一致的裝置和方法的例子。

如圖1所示，本發(fā)明的SCR包括P型硅襯底1、P-外延層2、深N阱層3、N阱區(qū)域4、P阱區(qū)域5、N+重?fù)诫s區(qū)域6、P+重?fù)诫s區(qū)域7、STI區(qū)域8，其中深N阱層3位于N阱區(qū)域4和P阱區(qū)域5的下方，且與N阱、P阱區(qū)域相接觸。

一般的，P型硅襯底1位于最底層，P-外延層2位于P型硅襯底1的上一層，深N阱層3位于P-外延層2中，N阱區(qū)域4和P阱區(qū)域5位于同一層，且N阱區(qū)域4和P阱區(qū)域5形成的層位于深N阱層3的上一層，且N阱區(qū)域4和P阱區(qū)域5也均位于P-外延層2中。N+重?fù)诫s區(qū)域6和P+重?fù)诫s區(qū)域7間隔地位于N阱區(qū)域4和P阱區(qū)域5形成的層的上一層，且相鄰的N+重?fù)诫s區(qū)域6和P+重?fù)诫s區(qū)域7之間為STI區(qū)域8。

可選的，N+重?fù)诫s區(qū)域6和P+重?fù)诫s區(qū)域7的厚度相同。每個STI區(qū)域8的厚度大于N+重?fù)诫s區(qū)域6或P+重?fù)诫s區(qū)域7的厚度，且每個STI區(qū)域8的底部容置于N阱區(qū)域4或P阱區(qū)域5內(nèi)?？蛇x的，N+重?fù)诫s區(qū)域6和P+重?fù)诫s區(qū)域7的頂層齊平，每個STI區(qū)域8的頂層與N+重?fù)诫s區(qū)域6或P+重?fù)诫s區(qū)域7的頂層齊平。

可選的，P-外延層2的厚度為大于第一厚度閾值且小于第二厚度閾值，其中第一厚度閾值小于4.0μm，第二厚度閾值大于3.0μm。

可選的，深N阱層3的厚度大于第三厚度閾值且小于第四厚度閾值，其中第三厚度閾值小于1.5μm，第四厚度閾值大于1.0μm。

可選的，深N阱層3的摻雜濃度大于N阱區(qū)域4的摻雜濃度。

可選的，N+重?fù)诫s區(qū)域6的摻雜濃度大于N阱區(qū)域4的摻雜濃度。

可選的，P+重?fù)诫s區(qū)域7的摻雜濃度大于P阱區(qū)域5的摻雜濃度。

綜上所述，本發(fā)明實施例提供的用于薄外延工藝ESD保護(hù)的SCR，通過在原有的SCR中的P-外延層和N阱區(qū)域及P阱區(qū)域形成的層結(jié)構(gòu)之間設(shè)置了深N阱層結(jié)構(gòu)，使得P型硅襯底中重?fù)诫s離子向P阱區(qū)域中擴散，解決P阱體電阻減小的問題；同時由于深N阱與P阱的反向擊穿電壓遠(yuǎn)小于N阱與P阱的反向擊穿電壓，因此可以有效降低SCR器件的觸發(fā)電壓，實現(xiàn)薄外延工藝中電路抗ESD性能的提升。

另外，本發(fā)明提供的SCR可以有效降低SCR的觸發(fā)電壓，替代GGNMOS器件作為ESD保護(hù)結(jié)構(gòu)，避免了薄外延工藝中GGNMOS器件觸發(fā)不均勻的問題，同時與現(xiàn)有薄外延工藝相兼容，以最小成本提升電路的抗ESD性能。

下面分步說明本發(fā)明的用于薄外延工藝ESD保護(hù)的SCR的制備方法，可以包括以下步驟。

（1）通過高能量離子注入機向P型外延材料片的P-外延層2內(nèi)注入磷離子，退火形成深N阱層3，其中，P型外延材料片包括位于底層的P型硅襯底1和位于P型硅襯底1上一層的P-外延層2，如圖2所示；

由上述步驟可知，深N阱層3位于P-外延層2中。

（2）在P-外延層2上進(jìn)行一次氧化，形成薄氧化緩沖層9，再在薄氧化緩沖層9上淀積氮化硅，形成硬掩模層10，如圖3所示；

（3）在形成的硬掩模層10的表面涂覆光刻膠11，進(jìn)行有源區(qū)光刻，刻蝕氮化硅、氧化硅和硅襯底，完成STI，形成有源區(qū)，如圖4所示；

（4）去除剩余的光刻膠，通過高密度等離子體淀積填充STI形成的槽，利用化學(xué)機械拋光平坦化去除氮化硅的硬掩模層10和薄氧化緩沖層9，形成STI區(qū)域（又稱STI層）8，如圖5所示；

（5）再繼續(xù)在步驟（4）得到的結(jié)構(gòu)的表面涂覆光刻膠11，進(jìn)行P阱區(qū)光刻，對光刻后的P阱區(qū)注入硼離子，形成P阱區(qū)域5，如圖6所示；

由上述步驟可知，P阱區(qū)域5位于P-外延層2中。

（6）去除步驟（5）得到的結(jié)構(gòu)上的剩余光刻膠11，在去除剩余光刻膠11的表面重新涂覆光刻膠11，進(jìn)行N阱區(qū)光刻，對光刻后形成的N阱區(qū)注入磷離子，形成N阱區(qū)域4，如圖7所示；

由上述步驟可知，N阱區(qū)域4位于P-外延層2中。

（7）去除步驟（6）得到的結(jié)構(gòu)上的剩余光刻膠11，在去除剩余光刻膠11的表面重新涂覆光刻膠11，進(jìn)行P+重?fù)诫s區(qū)光刻，對光刻后形成的P+重?fù)诫s區(qū)注入硼離子，形成P+重?fù)诫s區(qū)域7，如圖8所示；

（8）去除步驟（7）得到的結(jié)構(gòu)上的剩余光刻膠11，在去除剩余光刻膠11的表面重新涂覆光刻膠11，進(jìn)行N+重?fù)诫s區(qū)光刻，對光刻后形成的N+重?fù)诫s區(qū)注入磷離子，形成N+重?fù)诫s區(qū)域6，如圖9所示；

（9）去除步驟（8）得到的結(jié)構(gòu)上的剩余光刻膠11，在去除剩余光刻膠11的表面重新涂覆光刻膠11，進(jìn)行P+重?fù)诫s區(qū)光刻以及N+重?fù)诫s區(qū)光刻，淀積金屬，利用化學(xué)機械拋光平坦化，去除表面金屬，去除剩余光刻膠，完成金屬電極區(qū)12的制備，如圖10所示。

本申請可以不限定上述步驟（5）和步驟（6）的先后執(zhí)行順序，比如上述實施例中可以先執(zhí)行步驟（5），再執(zhí)行步驟（6）。在實際實現(xiàn)時，還可以先執(zhí)行步驟（6），再執(zhí)行步驟（5）。

類似的，在實際實現(xiàn)時，可以不限定上述步驟（7）和步驟（8）的先后執(zhí)行順序，比如可以先執(zhí)行步驟（7），再執(zhí)行步驟（8），還可以先執(zhí)行步驟（8），再執(zhí)行步驟（7），甚至可以同時執(zhí)行步驟（7）和步驟（8）。

綜上所述，本發(fā)明實施例提供的用于薄外延工藝ESD保護(hù)的SCR的制備方法，通過在原有的SCR制備工序中增加了在向P型外延材料片的P-外延層2內(nèi)注入磷離子，退火形成深N阱層的步驟，使得P型硅襯底中重?fù)诫s離子向P阱區(qū)域中擴散，解決P阱體電阻減小的問題；同時由于深N阱與P阱的反向擊穿電壓遠(yuǎn)小于N阱與P阱的反向擊穿電壓，因此可以有效降低SCR器件的觸發(fā)電壓，實現(xiàn)薄外延工藝中電路抗ESD性能的提升。

另外，本發(fā)明實施例提供的用于薄外延工藝ESD保護(hù)的SCR器件制備方法可以與薄外延工藝兼容，在基于P-/P+外延襯底材料上制備SCR器件，用于電路的ESD保護(hù)結(jié)構(gòu)，通過引入深N阱層次降低SCR器件的觸發(fā)電壓，提升薄外延工藝電路抗ESD性能。

本領(lǐng)域技術(shù)人員在考慮說明書及實踐這里發(fā)明的發(fā)明后，將容易想到本發(fā)明的其它實施方案。本申請旨在涵蓋本發(fā)明的任何變型、用途或者適應(yīng)性變化，這些變型、用途或者適應(yīng)性變化遵循本發(fā)明的一般性原理并包括本發(fā)明未發(fā)明的本技術(shù)領(lǐng)域中的公知常識或慣用技術(shù)手段。說明書和實施例僅被視為示例性的，本發(fā)明的真正范圍和精神由下面的權(quán)利要求指出。

應(yīng)當(dāng)理解的是，本發(fā)明并不局限于上面已經(jīng)描述并在附圖中示出的精確結(jié)構(gòu)，并且可以在不脫離其范圍進(jìn)行各種修改和改變。本發(fā)明的范圍僅由所附的權(quán)利要求來限制。