本發(fā)明于集成電路制造技術(shù)領(lǐng)域，特別是涉及一種可以有效降低存儲器寄生電容的半導(dǎo)體存儲器件及其制作方法。

背景技術(shù)：

動態(tài)隨機存儲器(Dynamic Random Access Memory，簡稱：DRAM)是計算機中常用的半導(dǎo)體存儲器件，由許多重復(fù)的存儲單元組成。每個存儲單元通常包括電容器10和晶體管11；晶體管11的柵極與字線13相連、漏極與位線12相連、源極與電容器10相連；字線13上的電壓信號能夠控制晶體管11的打開或關(guān)閉，進(jìn)而通過位線12讀取存儲在電容器10中的數(shù)據(jù)信息，或者通過位線12將數(shù)據(jù)信息寫入到電容器10中進(jìn)行存儲，如圖1所示。

目前在動態(tài)隨機存儲器制造工藝領(lǐng)域中，隨著電子器件尺寸縮小，動態(tài)隨機存儲器讀寫程序中信號延遲失效(RC delay)抑制亦趨困難。

基于以上所述，提供一種可以有效抑制動態(tài)隨機存儲器讀寫程序中信號延遲失效的半導(dǎo)體存儲器件及其制作方法實屬必要。

技術(shù)實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種半導(dǎo)體存儲器件及其制作方法，用于解決現(xiàn)有技術(shù)中隨著電子器件尺寸縮小，動態(tài)隨機存儲器讀寫程序中信號延遲失效抑制較為困難的問題。

為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種半導(dǎo)體存儲器件的制作方法，包括步驟：提供一半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有有源區(qū)、隔離各有源區(qū)的溝槽隔離結(jié)構(gòu)、字線以及鰭狀的位線；于各位線表面形成絕緣層，于各位線之間形成接觸窗并填充導(dǎo)電材料；于各溝槽隔離結(jié)構(gòu)上方的導(dǎo)電材料中制作出第一空氣倉，采用沉積工藝于所述第一空氣倉中填充第一絕緣材料，同時通過控制所述沉積工藝于所述第一絕緣材料中形成第一孔洞；以及于各位線與導(dǎo)電材料之間制作出第二空氣倉，采用沉積工藝于所述第二空氣倉中填充第二絕緣材料，同時通過控制所述積工藝于所述第二絕緣材料中形成第二孔洞。

優(yōu)選地，所述有源區(qū)呈帶狀形成于所述半導(dǎo)體襯底中，所述字線為溝槽狀的晶體管字線，所述晶體管字線間隔排列與所述有源區(qū)交叉，每個有源區(qū)對應(yīng)設(shè)置兩條晶體管字線，所述位線呈鋸齒形延伸與所述多條晶體管字線交叉，且每條位線經(jīng)過所述兩條晶體管字線之間的有源區(qū)。

另一個優(yōu)選方案中，所述有源區(qū)呈帶狀形成于所述半導(dǎo)體襯底中，所述字線為溝槽狀的晶體管字線，所述晶體管字線間隔排列與所述有源區(qū)交叉，每個有源區(qū)對應(yīng)設(shè)置兩條晶體管字線，所述位線呈直線與所述多條晶體管字線垂直交叉，且每條位線經(jīng)過所述兩條晶體管字線之間的有源區(qū)。

優(yōu)選地，于各位線表面形成絕緣層及于各位線之間形成接觸窗并填充導(dǎo)電材料包括：于所述位線表面形成第一絕緣層；于半導(dǎo)體襯底表形成第二絕緣層；于所述第二絕緣層表面形成第三絕緣層，所述第三絕緣層不低于位線的頂部；平坦化后于所述第三絕緣層表面依次形成硬掩膜及圖形掩膜，所述圖形掩膜與字線平行且其數(shù)量為字線的一半；以及基于圖形掩膜向下刻蝕至露出有源區(qū)，形成接觸窗；形成填充于所述接觸窗的導(dǎo)電材料。

優(yōu)選地，制作第一空氣倉包括：刻蝕所述導(dǎo)電材料使其低于各位線表面的絕緣層；采用化學(xué)氣相沉積工藝于所述導(dǎo)電材料及第四絕緣層之上覆蓋自對準(zhǔn)空氣倉屏蔽層，位于接觸窗中部的自對準(zhǔn)空氣倉屏蔽層的厚度小于位于接觸窗兩側(cè)的厚度；采用等離子蝕刻所述自對準(zhǔn)空氣倉屏蔽層，位于接觸窗中部的自對準(zhǔn)空氣倉屏蔽層被全部去除形成空氣倉窗口，而位于接觸窗兩側(cè)的自對準(zhǔn)空氣倉屏蔽層被部分保留；以及基于所述自對準(zhǔn)空氣倉屏蔽層刻蝕所述導(dǎo)電材料至溝槽隔離結(jié)構(gòu)，形成第一空氣倉。

優(yōu)選地，制作第二空氣倉包括：于所述位線表面形成第一絕緣層；于半導(dǎo)體襯底表形成第二絕緣層；于所述第二絕緣層表面形成第三絕緣層；于各位線之間形成接觸窗并填充導(dǎo)電材料；以及通過濕法腐蝕工藝去除所述第二絕緣層及第三絕緣層形成位于位線及導(dǎo)電材料之間的第二空氣倉。

優(yōu)選地，所述第一空氣倉及第二空氣倉的深寬比均為5～20。

優(yōu)選地，所述第一孔洞與第一空氣倉的寬度比為1:2～3；所述第二孔洞與第二空氣倉的寬度比為1:2～3。。

優(yōu)選地，于第一空氣倉及第二空氣倉中填充絕緣材料并于所述絕緣材料中形成孔洞的工藝包括增強高深寬比工藝(eHARP)、高密度等離子體沉積工藝(HDP)、正硅酸乙酯化學(xué)氣相沉積工藝(TEOS CVD)及等離子增強化學(xué)氣相沉積工藝(PECVD)中的一種。

本發(fā)明還提供一種半導(dǎo)體存儲器件，包括：半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有有源區(qū)、隔離各有源區(qū)的溝槽隔離結(jié)構(gòu)、字線以及鰭狀的位線；絕緣層，形成于各位線表面；接觸窗，形成于各位線之間，所述接觸窗內(nèi)填充有導(dǎo)電材料；第一空氣倉，形成于各溝槽隔離結(jié)構(gòu)上方的導(dǎo)電材料中，所述第一空氣倉中填充有第一絕緣材料，且所述第一絕緣材料中形成有第一孔洞；以及第二空氣倉，形成于各位線與導(dǎo)電材料之間，所述第二空氣倉中填充有第二絕緣材料，且所述第二絕緣材料中形成有第二孔洞。

優(yōu)選地，所述有源區(qū)呈帶狀形成于所述半導(dǎo)體襯底中，所述字線為溝槽狀的晶體管字線，所述晶體管字線間隔排列與所述有源區(qū)交叉，每個有源區(qū)對應(yīng)設(shè)置兩條晶體管字線，所述位線呈鋸齒形延伸與所述多條晶體管字線交叉，且每條位線經(jīng)過所述兩條晶體管字線之間的有源區(qū)。

另一個優(yōu)選方案中，所述有源區(qū)呈帶狀形成于所述半導(dǎo)體襯底中，所述字線為溝槽狀的晶體管字線，所述晶體管字線間隔排列與所述有源區(qū)交叉，每個有源區(qū)對應(yīng)設(shè)置兩條晶體管字線，所述位線呈直線與所述多條晶體管字線垂直交叉，且每條位線經(jīng)過所述兩條晶體管字線之間的有源區(qū)。

優(yōu)選地，所述溝槽狀的晶體管字線包括介質(zhì)材料層及電極材料層，所述介質(zhì)材料層的介電常數(shù)為1～8，包括氧化硅及氮化硅中的一種，厚度為1～10納米；所述電極材料包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種，其電阻率為2×10^-8Ωm～1×10²Ωm。

優(yōu)選地，所述晶體管字線及位線之間具有介電隔離層，其介電材料常數(shù)為1.0～10，厚度為5～80納米。

優(yōu)選地，所述第一空氣倉及第二空氣倉的深寬比均為5～20。

優(yōu)選地，所述第一孔洞與第一空氣倉的寬度比為1:2～3；所述第二孔洞與第二空氣倉的寬度比為1:2～3。

優(yōu)選地，所述第一絕緣材料及所述第二絕緣材料包括氧化硅及氮化硅的其中一種或兩種組成的混合薄膜。

優(yōu)選地，所述第一孔洞與所述第二孔洞內(nèi)的氣體壓強小于10托(Torr)。

優(yōu)選地，所述第一孔洞是由所述第一絕緣材料完全氣密包覆。

優(yōu)選地，所述第二孔洞是由所述第二絕緣材料完全氣密包覆。

如上所述，本發(fā)明的半導(dǎo)體存儲器件及其制作方法，具有以下有益效果：

本發(fā)明利用光刻制程制作存儲器線組接觸窗，同時利用自動對準(zhǔn)與平坦化工藝，于位線之間的間隙制作空氣倉結(jié)構(gòu)，大大改善了動態(tài)隨機存儲器讀寫程序中信號延遲失效問題，并且可延長位線設(shè)計長度極限，以在單位面積內(nèi)布局更多電容。在本發(fā)明中，位線之間的間隙空氣倉結(jié)構(gòu)可以有效降低15％以上的位線寄生電容。

附圖說明

圖1顯示為動態(tài)隨機存儲器的單元結(jié)構(gòu)示意圖。

圖2～圖21顯示為本發(fā)明實施例1的半導(dǎo)體存儲器件的制作方法各步驟所呈現(xiàn)的結(jié)構(gòu)示意圖。

圖22～圖41顯示為本發(fā)明實施例2的半導(dǎo)體存儲器件的制作方法各步驟所呈現(xiàn)的結(jié)構(gòu)示意圖。

元件標(biāo)號說明

201、301 有源區(qū)

202、302 字線

203、303 位線

204、304 溝槽隔離結(jié)構(gòu)

205、305 半導(dǎo)體襯底

306 包圍區(qū)域

207、307 第一隔離層

208、308 第二隔離層

209、309 第一絕緣層

210、310 第二絕緣層

211、311 第三絕緣層

212、312 硬掩膜

213、313 圖形掩膜

214、314 第四絕緣層

215、315 導(dǎo)電材料

216、316 自對準(zhǔn)空氣倉屏蔽層

217、317 第一空氣倉

218、318 第一絕緣材料

219、319 第一孔洞

220、320 第二空氣倉

221、321 第二絕緣材料

222、322 第二孔洞

具體實施方式

以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式加以實施或應(yīng)用，本說明書中的各項細(xì)節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。

請參閱圖2～圖41。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

實施例1

如圖2～圖21所示，本實施例提供一種半導(dǎo)體存儲器件的制作方法，包括步驟：

如圖2及圖3所示，首先進(jìn)行步驟1)，提供一半導(dǎo)體襯底205，所述半導(dǎo)體襯底205上形成有存儲器數(shù)組結(jié)構(gòu)，包括有源區(qū)201、隔離各有源區(qū)201的溝槽隔離結(jié)構(gòu)204、溝槽狀的晶體管字線202以及鰭狀的位線203，所述晶體管字線202及位線203之間具體第一隔離層207，所述位線203上具有第二隔離層208，其中，所述第二隔離層208的作用為隔離所述位線203及后續(xù)接觸窗的導(dǎo)電材料215。

在本實施例中，所述有源區(qū)201呈帶狀形成于所述半導(dǎo)體襯底205中；所述晶體管字線202間隔排列與所述有源區(qū)201交叉，每個有源區(qū)201對應(yīng)設(shè)置兩條晶體管字線202，對應(yīng)于一有源區(qū)201的每兩條晶體管字線202之間通過溝槽隔離結(jié)構(gòu)204隔離；所述位線203呈鋸齒形延伸與所述多條晶體管字線202交叉，且每條位線203經(jīng)過所述兩條晶體管字線202之間的有源區(qū)201，如圖2～圖3所示，其中，圖3顯示為圖2沿A-A’的截面圖。

進(jìn)一步地，所述半導(dǎo)體襯底205為單晶硅材料，所述有源區(qū)201為具有元素?fù)诫s的單晶硅材料，其電阻率為5×10Ωm～5×10³Ωm，其中，所述的Ωm代表歐姆·米。

所述溝槽隔離結(jié)構(gòu)204包括淺溝槽以及填充于所述淺溝槽內(nèi)的介電材料，該介電材料的K值通常為小于3，其作用為隔離淺溝槽漏電以及減輕電耦合(coupling)，所述介電材料可以為氧化硅材料等，所述淺溝槽深度為800～1600納米之間以控制晶體管隔離程度。

所述溝槽狀的晶體管字線202包括介質(zhì)材料層及電極材料層，所述介質(zhì)材料層的介電常數(shù)為1～8，包括氧化硅及氮化硅中的一種，厚度為1～10納米；所述電極材料包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種，其電阻率為2×10^-8Ωm～1×10²Ωm。

所述第一隔離層207的作用為隔離所述晶體管字線202及位線203，其可通過低壓氣相沉積(Low Presure Chemical Vapor Deposition)或等離子氣相沉積(Plasma Enhancement Chemical Vapor Deposition)等工藝形成，其介電材料常數(shù)優(yōu)選為1.0～10，如氮化硅(Silicon Nitride)等，其厚度為5～80納米之間。

如圖4～圖5所示，然后進(jìn)行步驟2)，于所述位線203及第二隔離層208表面及側(cè)壁形成第一絕緣層209。

具體地，先采用如化學(xué)氣相沉積工藝等于半導(dǎo)體襯底205表面沉積絕緣材料，然后采用離子刻蝕工藝去除所述第一隔離層207表面的絕緣材料，保留所述位線203及第二隔離層208表面及側(cè)壁的絕緣材料，形成所述第一絕緣層209。所述第一絕緣層209的電阻率為2×10¹¹Ωm～1×10²⁵Ωm，可以包括氧化硅及氮化硅的一種或兩種組成的混合薄膜。

如圖6～圖11所示，然后進(jìn)行步驟3)，形成依次包覆于所述第一絕緣層209表面的第二絕緣層210及第三絕緣層211，同時去除裸露于半導(dǎo)體襯底205表面的第一隔離層207露出有源區(qū)201，形成接觸窗。

具體地，步驟3)包括：

步驟3-1)，于半導(dǎo)體襯底205表形成第二絕緣層210。所述第二絕緣層210可以通過原子層沉積技術(shù)(ALD)或低壓氣相沉積(LPCVD)或Spin on Dielectrics(SOD)等工藝方法完成，其介電材料常數(shù)為1.0～10，如氧化氮(Silicon Nitride)等，厚度為5～200納米之間，如圖6所示。

步驟3-2)，于所述第二絕緣層210表面形成第三絕緣層211，所述第三絕緣層211不低于位線203上的第二隔離層208。所述第三絕緣層211可以通過原子層沉積技術(shù)(ALD)或低壓氣相沉積(LPCVD)或Spin on Dielectrics(SOD)等工藝方法完成，其介電材料常數(shù)為1.0～10，如氧化氮(Silicon Nitride)等，并通過退火工藝使所述第二絕緣層210及第三絕緣層211致密化，如圖7所示。

步驟3-3)，以化學(xué)機械研磨或離子蝕刻平坦化，如圖8所示，平坦化后于所述第三絕緣層211依次形成硬掩膜212及圖形掩膜213，所述圖形掩膜213包括多個與字線202平行屏蔽層，各屏蔽層橫跨于對應(yīng)同一有源區(qū)的兩條字線202，且其寬度略大于兩條字線202所跨越的寬度，所述屏蔽層的總其數(shù)量為字線202的一半，如圖9及圖10所示，其中，圖10顯示為圖9的俯視結(jié)構(gòu)圖。

步驟3-4)，基于圖形掩膜213刻蝕硬掩膜212、第三絕緣層211、第二絕緣層210及第一隔離層207，露出有源區(qū)201，形成接觸窗，如圖11所示。

所述蝕刻可分為兩步驟，第一步驟為蝕刻至圖形轉(zhuǎn)至硬掩膜212，第二步驟再向下蝕刻第三絕緣層211、第二絕緣層210及第一隔離層207至露出有源區(qū)201，并以離子剝除圖形掩膜213及硬掩膜212的殘留物質(zhì)并進(jìn)行后清潔制程除去表面殘留(Residue)與微粒子(Micro particle)。

如圖12所示，接著進(jìn)行步驟4)，形成包覆于所述第三絕緣層211的第四絕緣層214。

如圖13～圖14所示，然后進(jìn)行步驟5)，形成填充于所述接觸窗且覆蓋至所述第四絕緣層214之上的導(dǎo)電材料215，回刻所述導(dǎo)電材料215使其低于所述第四絕緣層214。

所述導(dǎo)電材料215包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種或兩種以上的組合，其電阻率為2×10^-8Ωm～1×10²Ωm。

如圖14～圖15所示，接著進(jìn)行步驟6)，形成覆蓋于所述導(dǎo)電材料215及第四絕緣層214之上的自對準(zhǔn)空氣倉屏蔽層216，采用等離子蝕刻所述自對準(zhǔn)空氣倉屏蔽層216形成空氣倉窗口，并進(jìn)一步刻蝕所述導(dǎo)電材料215形成第一空氣倉217。

在本實施例中，步驟6)包括：

步驟6-1)，采用化學(xué)氣相沉積工藝于所述導(dǎo)電材料215及第四絕緣層214之上覆蓋自對準(zhǔn)空氣倉屏蔽層216，位于接觸窗中部的自對準(zhǔn)空氣倉屏蔽層216的厚度小于位于接觸窗兩側(cè)的厚度，如圖14所示。

步驟6-2)，采用等離子蝕刻所述自對準(zhǔn)空氣倉屏蔽層216，位于接觸窗中部的自對準(zhǔn)空氣倉屏蔽層216被全部去除形成空氣倉窗口，而位于接觸窗兩側(cè)的自對準(zhǔn)空氣倉屏蔽層216被部分保留，如圖15所示。

步驟6-3)，基于所述自對準(zhǔn)空氣倉屏蔽層216刻蝕所述導(dǎo)電材料215至溝槽隔離結(jié)構(gòu)204，形成第一空氣倉217，所述第一空氣倉217具有一深寬比為5～20，優(yōu)選為8～20，如圖16所示，刻蝕完成后，以離子剝除殘留的離子蝕刻副產(chǎn)物物質(zhì)并進(jìn)行后清潔制程除去表面殘留微粒子。

如圖17所示，接著進(jìn)行步驟7)，采用化學(xué)氣相沉積工藝于所述第一空氣倉217中填充第一絕緣材料218，由于所述第一空氣倉217具有一較大的深寬比，如8～20，使得可以同時通過控制所述化學(xué)氣相沉積工藝于所述第一絕緣材料218中形成第一孔洞219。

例如，于氣體壓強小于10托(Torr)的條件下，優(yōu)選的氣體壓強為2～6托(Torr)，采用增強高深寬比工藝eHARP(enhanced high aspect ratio process)，高密度等離子體沉積工藝HDP(High density plasma deposition)，正硅酸乙酯化學(xué)氣相沉積工藝TEOS CVD(Tetra-ethoxysilane Chemical Vapor Deposition)或等離子增強化學(xué)氣相沉積工藝PECVD(Plasma Enhancement Chemical Vapor Deposition)于所述第一空氣倉217中填充第一絕緣材料218，同時通過控制所述化學(xué)氣相沉積工藝于所述第一絕緣材料218中形成第一孔洞219，在上述優(yōu)選的氣體壓強下制備的第一孔洞219內(nèi)的壓強為2～6托(Torr)，可以降低由于所述第一孔洞219內(nèi)壓強過大而造成爆裂的發(fā)生概率。進(jìn)一步地，所述第一孔洞219是由所述第一絕緣材料218完全氣密包覆，以防止后續(xù)制程中的元素等污染孔洞而影響孔洞的介電常數(shù)，同時提高孔洞的機械穩(wěn)定性。另外，所述第一孔洞219與第一空氣倉217的寬度比為1:2～3，這個寬度比可以使得位線203的寄生電容極大的降低，大大改善了動態(tài)隨機存儲器讀寫程序中信號延遲失效問題，并且可延長位線203設(shè)計長度極限。作為示例，所述第一絕緣材料218包括氧化硅及氮化硅的一種或兩種組成的混合薄膜，在本實施例中，所述第一絕緣材料218為氮化硅。

如圖18～圖19所示，接著進(jìn)行步驟8)，平坦化至露出所述第三絕緣層211及導(dǎo)電材料215，然后采用濕法腐蝕工藝去除所述第三絕緣層211及第二絕緣層210形成第二空氣倉220。所述第二空氣倉220具有一深寬比為5～20，優(yōu)選為8～20。

如圖20～圖21所示，最后進(jìn)行步驟9)，采用化學(xué)氣相沉積工藝于所述第二空氣倉220中填充第二絕緣材料221，由于所述第二空氣倉220具有一較大的深寬比，如8～20，使得可以同時通過控制所述化學(xué)氣相沉積工藝于所述第二絕緣材料221中形成第二孔洞222。

例如，于氣體壓強小于10托(Torr)的條件下，優(yōu)選的氣體壓強為2～6托(Torr)，采用增強高深寬比工藝eHARP(enhanced high aspect ratio process)，高密度等離子體沉積工藝HDP(High density plasma deposition)，正硅酸乙酯化學(xué)氣相沉積工藝TEOS CVD(Tetra-ethoxysilane Chemical Vapor Deposition)或等離子增強化學(xué)氣相沉積工藝PECVD(Plasma Enhancement Chemical Vapor Deposition)于所述第二空氣倉220中填充第二絕緣材料221，同時通過控制所述化學(xué)氣相沉積工藝于所述第二絕緣材料221中形成第二孔洞222，在上述優(yōu)選的氣體壓強下制備的第二孔洞222內(nèi)的壓強為2～6托(Torr)，可以降低由于所述第二孔洞222內(nèi)壓強過大而造成爆裂的發(fā)生概率。進(jìn)一步地，所述第二孔洞222是由所述第二絕緣材料221完全氣密包覆，以防止后續(xù)制程中的元素等污染孔洞而影響孔洞的介電常數(shù)，同時提高孔洞的機械穩(wěn)定性。另外，所述第二孔洞222與第二空氣倉220的寬度比為1:2～3，這個寬度比可以使得位線203的寄生電容極大的降低，大大改善了動態(tài)隨機存儲器讀寫程序中信號延遲失效問題，并且可延長位線203設(shè)計長度極限。作為示例，所述第二絕緣材料221包括氧化硅及氮化硅的一種或兩種組成的混合薄膜，在本實施例中，所述第二絕緣材料221為氮化硅。

如圖21所示，本實施例還提供一種半導(dǎo)體存儲器件，其主要采用如圖2～圖21所述的制作方法制備，該半導(dǎo)體存儲器件主要包括半導(dǎo)體襯底205，所述半導(dǎo)體襯底205上形成有有源區(qū)201、隔離各有源區(qū)201的溝槽隔離結(jié)構(gòu)204、溝槽狀的晶體管字線202以及鰭狀的位線203；絕緣層，形成于各位線203表面；接觸窗，形成于各位線203之間，所述接觸窗內(nèi)填充有導(dǎo)電材料215；第一空氣倉217，形成于各溝槽隔離結(jié)構(gòu)204上方的導(dǎo)電材料215中，所述第一空氣倉217中填充有第一絕緣材料218，且所述絕緣材料中形成有孔洞219；第二空氣倉220，形成于各位線203與導(dǎo)電材料215之間，所述第二空氣倉220中填充有第二絕緣材料221，且所述絕緣材料中形成有孔洞222。

作為示例，所述有源區(qū)201呈帶狀形成于所述半導(dǎo)體襯底205中，所述晶體管字線202間隔排列與所述有源區(qū)201交叉，每個有源區(qū)201對應(yīng)設(shè)置兩條晶體管字線202，所述位線203呈鋸齒形延伸與所述多條晶體管字線202交叉，且每條位線203經(jīng)過所述兩條晶體管字線202之間的有源區(qū)201。

作為示例，所述溝槽狀的晶體管字線202包括介質(zhì)材料層及電極材料層，所述介質(zhì)材料層的介電常數(shù)為1～8，包括氧化硅及氮化硅中的一種，厚度為1～10納米；所述電極材料包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種，其電阻率為2×10^-8Ωm～1×10²Ωm。

作為示例，所述晶體管字線202及位線203之間具有介電隔離層，其介電材料常數(shù)為1.0～10，厚度為5～80納米。

作為示例，所述第一空氣倉217及第二空氣倉220的深寬比均為5～20。

作為示例，所述第一孔洞219與第一空氣倉217的寬度比為1:2～3，所述第二孔洞222與第二空氣倉220的寬度比為1:2～3。

作為示例，所述第一絕緣材料218及第二絕緣材料221包括氧化硅及氮化硅的一種或兩種組成的混合薄膜。

作為示例，所述第一孔洞219與所述第二孔洞222內(nèi)的氣體壓強小于10托(Torr)。優(yōu)選地，所述第一孔洞219與所述第二孔洞222內(nèi)的氣體壓強為2～6托(Torr)。該氣體壓強范圍可以降低由于所述第一孔洞219及第二孔洞222內(nèi)壓強過大而造成爆裂的發(fā)生概率。優(yōu)選地，所述第一孔洞219的氣體壓強可以不小于所述第二孔洞222內(nèi)的氣體壓強。所述第一孔洞219與所述第二孔洞222內(nèi)的氣體可不包含氧化性氣體。

作為示例，所述第一孔洞219是由所述第一絕緣材料218完全氣密包覆，所述第二孔洞222是由所述第二絕緣材料221完全氣密包覆，以保證所述第一孔洞219及第二孔洞222不容易被其它元素污染而影響孔洞的介電常數(shù)，同時提高孔洞的機械穩(wěn)定性。

實施例2

如圖22～圖41所示，本實施例提供一種半導(dǎo)體存儲器件的制作方法，包括步驟：

如圖22及圖23所示，首先進(jìn)行步驟1)，提供一半導(dǎo)體襯底305，所述半導(dǎo)體襯底305上形成有存儲器數(shù)組結(jié)構(gòu)，包括有源區(qū)301、隔離各有源區(qū)301的溝槽隔離結(jié)構(gòu)304、溝槽狀的晶體管字線302以及鰭狀的位線303，所述晶體管字線302及位線303之間具體第一隔離層307，所述位線303上具有第二隔離層308，其中，所述第二隔離層308的作用為隔離所述位線303及后續(xù)接觸窗的導(dǎo)電材料315。

在本實施例中，所述有源區(qū)301呈帶狀形成于所述半導(dǎo)體襯底305中，所述晶體管字線302間隔排列與所述有源區(qū)301交叉，每個有源區(qū)301對應(yīng)設(shè)置兩條晶體管字線302，對應(yīng)于一有源區(qū)301的每兩條晶體管字線302之間通過溝槽隔離結(jié)構(gòu)304隔離，另外，本實施例的部分位線303會經(jīng)過某些溝槽隔離結(jié)構(gòu)304的位置，形成部分位線303被溝槽隔離結(jié)構(gòu)304所包圍的包圍區(qū)域306，如圖22及圖23中的橢圓虛線框所示；所述位線303呈直線與所述多條晶體管字線302垂直交叉，且每條位線303經(jīng)過所述兩條晶體管字線302之間的有源區(qū)301，如圖22～圖23所示，其中，圖23顯示為圖22沿B-B’的截面圖。

進(jìn)一步地，所述半導(dǎo)體襯底305為單晶硅材料，所述有源區(qū)301為具有元素?fù)诫s的單晶硅材料，其電阻率為5×10Ωm～5×10³Ωm，其中，所述的Ωm代表歐姆·米。

所述溝槽隔離結(jié)構(gòu)304包括淺溝槽以及填充于所述淺溝槽內(nèi)的介電材料，該介電材料的K值通常為小于3，其作用為隔離淺溝槽漏電以及減輕電耦合(coupling)，所述介電材料可以為氧化硅材料等，所述淺溝槽深度為800～1600納米之間以控制晶體管隔離程度。

所述溝槽狀的晶體管字線302包括介質(zhì)材料層及電極材料層，所述介質(zhì)材料層的介電常數(shù)為1～8，包括氧化硅及氮化硅中的一種，厚度為1～10納米；所述電極材料包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種，其電阻率為2×10^-8Ωm～1×10²Ωm。

所述第一隔離層307的作用為隔離所述晶體管字線302及位線303，其可通過低壓氣相沉積(Low Presure Chemical Vapor Deposition)或等離子氣相沉積(Plasma Enhancement Chemical Vapor Deposition)等工藝形成，其介電材料常數(shù)優(yōu)選為1.0～10，如氮化硅(Silicon Nitride)等，其厚度為5～80納米之間。

如圖24～圖25所示，然后進(jìn)行步驟2)，于所述位線303及第二隔離層308表面及側(cè)壁形成第一絕緣層309。

具體地，先采用如化學(xué)氣相沉積工藝等于半導(dǎo)體襯底305表面沉積絕緣材料，然后采用離子刻蝕工藝去除所述第一隔離層307表面的絕緣材料，保留所述位線303及第二隔離層308表面及側(cè)壁的絕緣材料，形成所述第一絕緣層309。所述第一絕緣層309的電阻率為2×10¹¹Ωm～1×10²⁵Ωm，可以包括氧化硅及氮化硅的一種或兩種組成的混合薄膜。

如圖26～圖31所示，然后進(jìn)行步驟3)，形成依次包覆于所述第一絕緣層309表面的第二絕緣層310及第三絕緣層311，同時去除裸露于半導(dǎo)體襯底305表面的第一隔離層307露出有源區(qū)301，形成接觸窗。

具體地，步驟3)包括：

步驟3-1)，于半導(dǎo)體襯底305表形成第二絕緣層310。所述第二絕緣層310可以通過原子層沉積技術(shù)(ALD)或低壓氣相沉積(LPCVD)或Spin on Dielectrics(SOD)等工藝方法完成，其介電材料常數(shù)為1.0～10，如氧化氮(Silicon Nitride)等，厚度為5～200納米之間，如圖26所示。

步驟3-2)，于所述第二絕緣層310表面形成第三絕緣層311，所述第三絕緣層311不低于位線303上的第二隔離層308。所述第三絕緣層311可以通過原子層沉積技術(shù)(ALD)或低壓氣相沉積(LPCVD)或Spin on Dielectrics(SOD)等工藝方法完成，其介電材料常數(shù)為1.0～10，如氧化氮(Silicon Nitride)等，并通過退火工藝使所述第二絕緣層310及第三絕緣層311致密化，如圖27所示。

步驟3-3)，以化學(xué)機械研磨或離子蝕刻平坦化，如圖28所示，平坦化后于所述第三絕緣層311依次形成硬掩膜312及圖形掩膜313，所述圖形掩膜313與字線302平行且其數(shù)量為字線302的一半，如圖29及圖30所示，其中，圖30顯示為圖29的俯視結(jié)構(gòu)圖。

步驟3-4)，基于圖形掩膜313刻蝕硬掩膜312、第三絕緣層311、第二絕緣層310及第一隔離層307，露出有源區(qū)301，形成接觸窗，如圖31所示。

所述蝕刻可分為兩步驟，第一步驟為蝕刻至圖形轉(zhuǎn)至硬掩膜312，第二步驟再向下蝕刻第三絕緣層311、第二絕緣層310及第一隔離層307至露出有源區(qū)301，并以離子剝除圖形掩膜313及硬掩膜312的殘留物質(zhì)并進(jìn)行后清潔制程除去表面殘留(Residue)與微粒子(Micro particle)。

如圖32所示，接著進(jìn)行步驟4)，形成包覆于所述第三絕緣層311的第四絕緣層314。

如圖33～圖34所示，然后進(jìn)行步驟5)，形成填充于所述接觸窗且覆蓋至所述第四絕緣層314之上的導(dǎo)電材料315，回刻所述導(dǎo)電材料315使其低于所述第四絕緣層314。

所述導(dǎo)電材料315包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種或兩種以上的組合，其電阻率為2×10^-8Ωm～1×10²Ωm。

如圖34～圖35所示，接著進(jìn)行步驟6)，形成覆蓋于所述導(dǎo)電材料315及第四絕緣層314之上的自對準(zhǔn)空氣倉屏蔽層316，采用等離子蝕刻所述自對準(zhǔn)空氣倉屏蔽層316形成空氣倉窗口，并進(jìn)一步刻蝕所述導(dǎo)電材料315形成第一空氣倉317。

在本實施例中，步驟6)包括：

步驟6-1)，采用化學(xué)氣相沉積工藝于所述導(dǎo)電材料315及第四絕緣層314之上覆蓋自對準(zhǔn)空氣倉屏蔽層316，位于接觸窗中部的自對準(zhǔn)空氣倉屏蔽層316的厚度小于位于接觸窗兩側(cè)的厚度，如圖34所示。

步驟6-2)，采用等離子蝕刻所述自對準(zhǔn)空氣倉屏蔽層316，位于接觸窗中部的自對準(zhǔn)空氣倉屏蔽層316被全部去除形成空氣倉窗口，而位于接觸窗兩側(cè)的自對準(zhǔn)空氣倉屏蔽層316被部分保留，如圖35所示。

步驟6-3)，基于所述自對準(zhǔn)空氣倉屏蔽層316刻蝕所述導(dǎo)電材料315至溝槽隔離結(jié)構(gòu)304，形成第一空氣倉317，所述第一空氣倉317具有一深寬比為5～20，優(yōu)選為8～20，如圖36所示，刻蝕完成后，以離子剝除殘留的離子蝕刻副產(chǎn)物物質(zhì)并進(jìn)行后清潔制程除去表面殘留微粒子。

如圖37所示，接著進(jìn)行步驟7)，采用化學(xué)氣相沉積工藝于所述第一空氣倉317中填充第一絕緣材料318，由于所述第一空氣倉317具有一較大的深寬比，如8～20，使得可以同時通過控制所述化學(xué)氣相沉積工藝于所述第一絕緣材料318中形成第一孔洞319。

例如，于氣體壓強小于10托(Torr)的條件下，優(yōu)選的氣體壓強為2～6托(Torr)，采用增強高深寬比工藝eHARP(enhanced high aspect ratio process)，高密度等離子體沉積工藝HDP(High density plasma deposition)，正硅酸乙酯化學(xué)氣相沉積工藝TEOS CVD(Tetra-ethoxysilane Chemical Vapor Deposition)或等離子增強化學(xué)氣相沉積工藝PECVD(Plasma Enhancement Chemical Vapor Deposition)于所述第一空氣倉317中填充第一絕緣材料318，同時通過控制所述化學(xué)氣相沉積工藝于所述第一絕緣材料318中形成第一孔洞319，在上述優(yōu)選的氣體壓強下制備的第一孔洞319內(nèi)的壓強為2～6托(Torr)，可以降低由于所述第一孔洞319內(nèi)壓強過大而造成爆裂的發(fā)生概率。進(jìn)一步地，所述第一孔洞319是由所述第一絕緣材料318完全氣密包覆，以防止后續(xù)制程中的元素等污染孔洞而影響孔洞的介電常數(shù)，同時提高孔洞的機械穩(wěn)定性。另外，所述第一孔洞319與第一空氣倉317的寬度比為1:2～3，這個寬度比可以使得位線303的寄生電容極大的降低，大大改善了動態(tài)隨機存儲器讀寫程序中信號延遲失效問題，并且可延長位線303設(shè)計長度極限。作為示例，所述第一絕緣材料318包括氧化硅及氮化硅的一種或兩種組成的混合薄膜，在本實施例中，所述第一絕緣材料218為氮化硅。

如圖38～圖39所示，接著進(jìn)行步驟8)，平坦化至露出所述第三絕緣層311及導(dǎo)電材料315，然后采用濕法腐蝕工藝去除所述第三絕緣層311及第二絕緣層310形成第二空氣倉320。所述第二空氣倉320具有一深寬比為5～20，優(yōu)選為8～20。

如圖40～圖41所示，最后進(jìn)行步驟9)，采用化學(xué)氣相沉積工藝于所述第二空氣倉320中填充第二絕緣材料321，由于所述第二空氣倉320具有一較大的深寬比，如8～20，使得可以同時通過控制所述化學(xué)氣相沉積工藝于所述第二絕緣材料321中形成第二孔洞322。

例如，于氣體壓強小于10托(Torr)的條件下，優(yōu)選的氣體壓強為2～6托(Torr)，采用增強高深寬比工藝eHARP(enhanced high aspect ratio process)，高密度等離子體沉積工藝HDP(High density plasma deposition)，正硅酸乙酯化學(xué)氣相沉積工藝TEOS CVD(Tetra-ethoxysilane Chemical Vapor Deposition)或等離子增強化學(xué)氣相沉積工藝PECVD(Plasma Enhancement Chemical Vapor Deposition)于所述第二空氣倉320中填充第二絕緣材料321，同時通過控制所述化學(xué)氣相沉積工藝于所述第二絕緣材料321中形成第二孔洞322，在上述優(yōu)選的氣體壓強下制備的第二孔洞322內(nèi)的壓強為2～6托(Torr)，可以降低由于所述第二孔洞322內(nèi)壓強過大而造成爆裂的發(fā)生概率。進(jìn)一步地，所述第二孔洞322是由所述第二絕緣材料321完全氣密包覆，以防止后續(xù)制程中的元素等污染孔洞而影響孔洞的介電常數(shù)，同時提高孔洞的機械穩(wěn)定性。另外，所述第二孔洞322與第二空氣倉320的寬度比為1:2～3，這個寬度比可以使得位線303的寄生電容極大的降低，大大改善了動態(tài)隨機存儲器讀寫程序中信號延遲失效問題，并且可延長位線303設(shè)計長度極限。作為示例，所述第二絕緣材料321包括氧化硅及氮化硅的一種或兩種組成的混合薄膜，在本實施例中，所述第二絕緣材料321為氮化硅。

如圖41所示，本實施例還提供一種半導(dǎo)體存儲器件，其主要采用如圖22～圖41所述的制作方法制備，該半導(dǎo)體存儲器件主要包括半導(dǎo)體襯底305，所述半導(dǎo)體襯底305上形成有有源區(qū)301、隔離各有源區(qū)301的溝槽隔離結(jié)構(gòu)304、溝槽狀的晶體管字線302以及鰭狀的位線303；絕緣層，形成于各位線303表面；接觸窗，形成于各位線303之間，所述接觸窗內(nèi)填充有導(dǎo)電材料315；第一空氣倉317，形成于各溝槽隔離結(jié)構(gòu)304上方的導(dǎo)電材料315中，所述第一空氣倉317中填充有第一絕緣材料318，且所述絕緣材料中形成有孔洞319；第二空氣倉230，形成于各位線303與導(dǎo)電材料315之間，所述第二空氣倉320中填充有第二絕緣材料321，且所述絕緣材料中形成有孔洞322。

作為示例，所述有源區(qū)301呈帶狀形成于所述半導(dǎo)體襯底305中；所述晶體管字線302間隔排列與所述有源區(qū)301交叉，每個有源區(qū)301對應(yīng)設(shè)置兩條晶體管字線302；所述位線303呈直線與所述多條晶體管字線302垂直交叉，且每條位線303經(jīng)過所述兩條晶體管字線302之間的有源區(qū)301。

作為示例，所述溝槽狀的晶體管字線302包括介質(zhì)材料層及電極材料層，所述介質(zhì)材料層的介電常數(shù)為1～8，包括氧化硅及氮化硅中的一種，厚度為1～10納米；所述電極材料包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種，其電阻率為2×10^-8Ωm～1×10²Ωm。

作為示例，所述晶體管字線302及位線303之間具有介電隔離層，其介電材料常數(shù)為1.0～10，厚度為5～80納米。

作為示例，所述第一空氣倉317及第二空氣倉320的深寬比均為5～20。

作為示例，所述第一孔洞319與第一空氣倉317的寬度比為1:2～3，所述第二孔洞322與第二空氣倉320的寬度比為1:2～3。

作為示例，所述第一絕緣材料318及第二絕緣材料321包括氧化硅及氮化硅的一種或兩種組成的混合薄膜。

作為示例，所述第一孔洞319與所述第二孔洞322內(nèi)的氣體壓強小于10托(Torr)。優(yōu)選地，所述第一孔洞319與所述第二孔洞322內(nèi)的氣體壓強為2～6托(Torr)。該氣體壓強范圍可以降低由于所述第一孔洞319及第二孔洞322內(nèi)壓強過大而造成爆裂的發(fā)生概率。

作為示例，所述第一孔洞319是由所述第一絕緣材料318完全氣密包覆，所述第二孔洞322是由所述第二絕緣材料321完全氣密包覆，以保證所述第一孔洞319及第二孔洞322不容易被其它元素污染而影響孔洞的介電常數(shù)，同時提高孔洞的機械穩(wěn)定性。

如上所述，本發(fā)明的半導(dǎo)體存儲器件及其制作方法，具有以下有益效果：

本發(fā)明利用光刻制程制作存儲器線組接觸窗，同時利用自動對準(zhǔn)與平坦化工藝，于位線之間的間隙制作空氣倉結(jié)構(gòu)，大大改善了動態(tài)隨機存儲器讀寫程序中信號延遲失效問題，并且可延長位線設(shè)計長度極限，以在單位面積內(nèi)布局更多電容。在本發(fā)明中，位線之間的間隙空氣倉結(jié)構(gòu)可以有效降低15％以上的位線寄生電容。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。