相關申請的交叉引用

2016年3月11日提交的第2016-048763號日本專利申請的全部公布內(nèi)容，包括說明書、附圖和摘要，在此通過引用并入本文。

本發(fā)明涉及半導體裝置及其制造方法。

背景技術：

作為功率半導體裝置，通常熟知的是例如溝槽柵極型縱向mosfet(metaloxidesemiconductorfieldeffecttransistor，金屬氧化物半導體場效應管)。

當這種溝槽柵極型縱向mosfet中產(chǎn)生噪聲時，該噪聲穿過在其漂移區(qū)(driftregion)和基區(qū)(baseregion)之間形成的pn結(jié)的結(jié)電容。然而，低頻噪聲增大該結(jié)電容的阻抗。這導致噪聲不能容易地穿過結(jié)電容的問題。

作為能夠克服這個問題的半導體裝置，被提議的有在專利文獻1(日本未審查專利申請公布文獻2009-260271)中描述的半導體裝置和在專利文獻2(美國專利5998833)中描述的半導體裝置。

專利文獻1中描述的半導體裝置的半導體襯底具有溝槽mos區(qū)和電容形成區(qū)，在所述溝槽mos區(qū)形成溝槽柵極型縱向mosfet。在所述電容形成區(qū)，半導體襯底具有在漂移區(qū)內(nèi)從主表面向背表面延伸的溝槽、在溝槽的表面上形成的絕緣膜、以及在絕緣體膜上形成的導電膜。所述導電膜具有源極電位(sourcepotential)。因此，所述導電膜和所述漂移區(qū)之間具有源-漏電容。

專利文獻2中描述的半導體裝置在半導體襯底具有柵電極和導電膜。所述柵電極與夾在源區(qū)(sourceregion)和漂移區(qū)之間的基區(qū)的一部分絕緣并相對，所述導電膜與所述漂移區(qū)絕緣并相對。所述柵電極和所述導電膜在從半導體襯底的主表面向其背表面?zhèn)妊由斓臏喜蹆?nèi)。所述導電膜具有源極電位并相對于所述柵電極設置于背表面?zhèn)?。從而，在導電膜和漂移區(qū)之間形成源-漏電容。

【專利文獻】

專利文獻1：日本未審查專利公布文獻2009-260271；

專利文獻2：美國專利5998833。

技術實現(xiàn)要素：

在專利文獻1和專利文獻2描述的半導體裝置中，因為在源極和漏極之間形成的附加電容，降低了噪聲的影響。但是，專利文獻1中描述的半導體裝置具有芯片面積增大的問題。

相比而言，在專利文獻2描述的半導體裝置中，需要形成比傳統(tǒng)的溝槽柵極型縱向mosfet的溝槽深度大的溝槽。從在溝槽中形成絕緣膜以及需要兩次或兩次以上蝕刻的角度來看，這導致制造工藝變得復雜。

根據(jù)本文的描述以及附圖，另外的問題以及新的特征將變得明朗。

根據(jù)一種實施方式的半導體裝置具有半導體襯底，所述半導體襯底具有第一表面和第二表面，所述第二表面是位于所述第一表面的相反側(cè)的表面。

所述半導體襯底具有設置于所述第二表面?zhèn)炔⒕哂械谝粚щ娦偷穆﹨^(qū)、相對于襯底區(qū)設置于主表面?zhèn)炔⒕哂械谝粚щ娦偷钠茀^(qū)、相對于所述漂移區(qū)設置于主表面?zhèn)炔⒕哂械诙щ娦偷幕鶇^(qū)、以及與主表面鄰接的源區(qū)，所述源區(qū)將所述基區(qū)夾在該源區(qū)和漂移區(qū)之間。

根據(jù)所述實施方式的半導體裝置還具有柵電極、配線和第一導電膜。所述柵電極與夾在所述源區(qū)和漂移區(qū)之間的基區(qū)相對，并與基區(qū)絕緣。所述配線設置于所述第一表面上并且與所述源區(qū)電連接。所述第一導電膜與所述漏區(qū)電連接。所述第一導電膜設置于所述第一表面上，與所述配線相對并與所述配線絕緣。

根據(jù)所述實施方式的半導體裝置受噪聲影響較小并且沒有使制造工藝復雜化以及沒有增大芯片面積。

附圖說明

圖1是示出第一實施方式的半導體裝置的整體結(jié)構(gòu)的俯視圖；

圖2是第一實施方式的半導體裝置在元件區(qū)的剖視圖；

圖3是第一實施方式的第一變形例的半導體裝置在元件區(qū)的剖視圖；

圖4是第一實施方式的半導體裝置在外圍區(qū)的剖視圖；

圖5a、5b和5c分別是第一實施方式的半導體裝置在元件區(qū)和外圍區(qū)之間的邊界附近的俯視圖；

圖6a和圖6b分別是第一實施方式的第二變形例的半導體裝置在元件區(qū)的剖視圖；

圖7a和圖7b分別是第一實施方式的半導體裝置在前端步驟期間的剖視圖；

圖8a和圖8b分別是第一實施方式的半導體裝置在第一絕緣膜成長步驟期間的剖視圖；

圖9是第一實施方式的半導體裝置在第一導電膜形成步驟期間在元件區(qū)的剖視圖；

圖10a和圖10b分別是第一實施方式的半導體裝置在第二絕緣膜成長步驟期間的剖視圖；

圖11a和圖11b分別是第一實施方式的半導體裝置在接觸孔形成步驟中的剖視圖；

圖12a和圖12b分別是第一實施方式的半導體裝置在接觸孔栓形成步驟期間的剖視圖；

圖13a和圖13b分別是第一實施方式的半導體裝置在配線圖案化步驟期間的剖視圖；

圖14是第一實施方式的半導體裝置的等效電路圖；

圖15a和圖15b分別是第二實施方式的半導體裝置的剖視圖；

圖16是第二實施方式的半導體裝置在元件區(qū)和外圍區(qū)之間的邊界附近的俯視圖；

圖17是第二實施方式的半導體裝置在導電膜&介質(zhì)膜形成步驟期間在元件區(qū)的剖視圖；

圖18a和18b分別是第三實施方式的半導體裝置的剖視圖；

圖19是第三實施方式的半導體裝置在元件區(qū)和外圍區(qū)之間的邊界附近的俯視圖；

圖20a和20b分別是第三實施方式的半導體裝置在下部接觸孔栓形成步驟期間的剖視圖；

圖21a和圖21b分別是第三實施方式的半導體裝置在導電膜同時形成步驟期間的剖視圖；

圖22a和圖22b分別是第三實施方式的半導體裝置在上部接觸孔栓形成步驟期間的剖視圖；

圖23a和圖23b分別是第四實施方式的半導體裝置的剖視圖；

圖24是第四實施方式的半導體裝置在元件區(qū)和外圍區(qū)之間的邊界附近的俯視圖；

圖25是第四實施方式的半導體裝置在蝕刻阻擋膜形成步驟期間的剖視圖；

圖26a和圖26b分別是第四實施方式的半導體裝置在第二絕緣膜形成步驟期間的剖視圖；

圖27a和圖27b分別是第四實施方式的半導體裝置在導電膜&接觸孔栓同時形成步驟期間的剖視圖；

圖28a和圖28b分別是第四實施方式的半導體裝置在第三絕緣膜形成步驟期間的剖視圖；

圖29和圖29b分別是第五實施方式的半導體裝置的剖視圖；

圖30a和圖30b分別是第五實施方式的半導體裝置在導電膜同時形成步驟期間的剖視圖。

具體實施方式

下文將參照附圖描述實施方式。在各個附圖中，相同或相應的部分通過相同的參考數(shù)字標識。下文描述的實施方式中的至少一部分可以任意組合使用。

【第一實施方式】

下面將描述第一實施方式的半導體裝置的構(gòu)造。

舉例而言，第一實施方式的半導體裝置是溝槽柵極型縱向mosfet。

如圖1所示，第一實施方式的半導體裝置具有半導體襯底sub。所述半導體襯底sub由例如單晶硅(si)制成。該第一實施方式的半導體裝置具有元件區(qū)er和外圍區(qū)per。在元件區(qū)er，在半導體襯底sub中形成mosfet。所述外圍區(qū)per位于第一實施方式的半導體裝置的外圍。

如圖2所示，所述半導體襯底sub具有主表面(第一表面)ms和背表面(第二表面)bs。所述背表面bs是在所述主表面ms相反側(cè)的表面。在元件區(qū)er，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr、基區(qū)br和源區(qū)sr。在元件區(qū)er，半導體襯底sub可以具有基接觸區(qū)bcr。

襯底區(qū)subr在半導體襯底sub的背表面bs側(cè)。所述襯底區(qū)subr具有n導電型。該襯底區(qū)subr充當mosfet的漏區(qū)。

漂移區(qū)dr在襯底區(qū)subr的主表面ms側(cè)。所述漂移區(qū)dr具有n導電型。該漂移區(qū)dr優(yōu)選地具有比襯底區(qū)subr的n型雜質(zhì)濃度低的n型雜質(zhì)濃度。

基區(qū)br在漂移區(qū)dr的主表面ms側(cè)。該基區(qū)br具有p導電型。

源區(qū)sr與所述主表面ms鄰接，并且使基區(qū)br在源區(qū)sr和漂移區(qū)dr之間。源區(qū)sr具有n導電型。基接觸區(qū)bcr位于所述基區(qū)br。所述基接觸區(qū)bcr具有p導電型。

在元件區(qū)er，第一實施方式的半導體裝置還具有柵電極ge。該柵電極ge與夾在源區(qū)sr和漂移區(qū)dr之間的基區(qū)br相對，并與基區(qū)br絕緣。所述柵電極ge由例如摻雜多晶硅si制成。

在元件區(qū)er，半導體襯底sub具有溝槽tr1和柵絕緣膜go。溝槽tr1從主表面ms向背表面bs延伸。更具體而言，溝槽tr1穿過源區(qū)sr和基區(qū)br并到達漂移區(qū)dr。柵電極ge填充溝槽tr1。柵絕緣膜go位于溝槽tr和柵電極ge之間。所述柵絕緣膜go由例如二氧化硅(sio2)制成。因此，所述柵電極ge與夾在源區(qū)sr和漂移區(qū)dr之間的基區(qū)br相對，并且與基區(qū)br絕緣。

在元件區(qū)er，第一實施方式的半導體裝置還具有配線wl1。配線wl1與源區(qū)sr電連接。配線wl1通過接觸孔栓cp1與源區(qū)sr電連接。所述接觸孔栓cp1還與基接觸區(qū)bcr連接。配線wl1由例如鋁(al)或鋁合金制成。所述接觸孔栓cp1由例如鎢(w)制成。

第一實施方式的半導體裝置還具有第一導電膜fcl。在元件區(qū)er，該第一導電膜fcl與配線wl1相對并與配線wl1絕緣。該第一導電膜fcl與漏區(qū)(即，襯底區(qū)subr)電連接。后續(xù)將描述第一導電膜fcl和漏區(qū)之間的電連接。所述第一導電膜fcl由例如摻雜多晶硅制成。

第一實施方式的半導體裝置具有層間絕緣膜ild1。該層間絕緣膜ild1夾在主表面ms和配線wl1之間。該層間絕緣膜ild1具有下部層間絕緣膜ild1a和上部層間絕緣膜ild1b。所述下部層間絕緣膜ild1a是層間絕緣膜ild1的下側(cè)(靠近主表面ms的那側(cè))部分。所述上部層間絕緣膜ild1b是層間絕緣膜ild1的上側(cè)(遠離主表面ms的那側(cè))部分。所述下部層間絕緣膜ild1a由例如hto(hightemperatureoxide，高溫氧化物)制成。所述上部層間絕緣膜ild1b由例如hto或bpsg(boronphosphoroussiliconglass，硼磷硅玻璃)制成。

層間絕緣膜ild1中具有接觸孔ch1。該接觸孔ch1位于與源區(qū)sr對應的位置。所述接觸孔ch1填充有接觸孔栓cp1。

第一導電膜fcl在層間絕緣膜ild1內(nèi)。這意味著第一導電膜fcl夾在下部層間絕緣膜ild1a和上部層間絕緣膜ild1b之間。因此，在元件區(qū)er，第一導電膜fcl與配線wl1相對，并與配線wl1絕緣。在這種情況下，第一導電膜fcl還與接觸孔栓cp1相對并與其絕緣。如前文所述，第一導電膜fcl與漏區(qū)電連接。因此，在第一導電膜fcl和配線wl1(以及接觸孔栓cp1)之間形成的電容對應于源-漏電容。

第一導電膜fcl的位置不限于上文所述。如圖3所示，在配線wl1上，第一實施方式的半導體裝置還可以具有層間絕緣膜ild2。第一導電膜fcl可以在層間絕緣膜ild2之上形成。在這種結(jié)構(gòu)中，在元件區(qū)er，可以使第一導電膜fcl與配線wl1相對并與配線wl1絕緣。

如圖4所示，在外圍區(qū)per，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr和n型雜質(zhì)區(qū)nr。在外圍區(qū)per，所述半導體襯底sub可以具有基接觸區(qū)bcr。在外圍區(qū)per，第一實施方式的半導體裝置具有配線wl2、層間絕緣膜ild3和接觸孔栓cp2。

層間絕緣膜ild3在半導體襯底sub的主表面ms上。該層間絕緣膜ild3具有下部層間絕緣膜ild3a和上部層間絕緣膜ild3b。下部層間絕緣膜ild3a是層間絕緣膜ild3的下側(cè)(靠近主表面ms的那側(cè))部分。上部層間絕緣膜ild3b是層間絕緣膜ild3的上側(cè)(遠離主表面ms的那側(cè))部分。下部層間絕緣膜ild3a由例如hto制成。所述上部層間絕緣膜ild3b由例如hto或bpsg制成。

配線wl2在層間絕緣膜ild3上。接觸孔栓cp2填充層間絕緣膜ild3內(nèi)形成的接觸孔ch2。接觸孔ch2設置在與n型雜質(zhì)區(qū)nr對應的位置。

配線wl2與接觸孔栓cp2的一端連接。接觸孔栓cp2的另一端與n型雜質(zhì)區(qū)nr和基接觸區(qū)bcr連接。因此，配線wl2通過接觸孔栓cp2與n型雜質(zhì)區(qū)nr電連接。

n型雜質(zhì)區(qū)nr、漂移區(qū)dr和襯底區(qū)subr均具有n導電型。因此，配線wl2與襯底區(qū)subr(即，漏區(qū))電連接。配線wl2通過過孔塞(viaplug)vp與第一導電膜fcl連接。因此，第一導電膜fcl與漏區(qū)電連接。

圖5a是半導體襯底sub在元件區(qū)er和外圍區(qū)per之間的邊界附近的俯視圖。如圖5a所示，在半導體襯底sub的主表面ms側(cè)，半導體襯底sub具有基區(qū)br、源區(qū)sr、n型雜質(zhì)區(qū)nr和柵電極ge。

在外圍區(qū)per內(nèi)，n型雜質(zhì)區(qū)nr連續(xù)地包圍元件區(qū)er。

基區(qū)br遍布元件區(qū)er延伸。在其中具有基區(qū)br的區(qū)域內(nèi)，柵電極ge具有梳狀形狀。源區(qū)sr夾在任意兩個柵電極ge之間。

圖5b是第一導電膜fcl在元件區(qū)er和外圍區(qū)per之間的邊界附近的俯視圖。在圖5b中，通過虛線表示基區(qū)br、源區(qū)sr、n型雜質(zhì)區(qū)nr和柵電極ge。如圖5b所示，在元件區(qū)er，第一導電膜fcl具有梳狀形狀。在平面視圖中(即，從垂直于主表面ms的方向看)，第一導電膜fcl與用于形成柵電極ge的區(qū)域重疊。

圖5c是配線wl1、配線wl2以及配線wl3在元件區(qū)er和外圍區(qū)per之間的邊界附近的俯視圖。在圖5c中，通過虛線表示基區(qū)br、源區(qū)sr、n型雜質(zhì)區(qū)nr、柵電極ge以及第一導電膜fcl。如5c所示，在元件區(qū)er內(nèi)，配線wl1與其中具有源區(qū)sr的區(qū)域重疊。配線wl1通過接觸孔栓cp1與源區(qū)sr和基接觸區(qū)bcr連接。

在平面視圖中，在外圍區(qū)per，配線wl2與n型雜質(zhì)區(qū)nr重疊。此外，在平面視圖中，在元件區(qū)er，配線wl2與第一導電膜fcl重疊。

配線wl2的形成在外圍區(qū)per內(nèi)的部分，通過接觸孔栓cp2與n型雜質(zhì)區(qū)nr連接。配線wl2的與第一導電膜fcl重疊的部分通過過孔塞vp與第一導電膜fcl連接。

在平面視圖中，在元件區(qū)er內(nèi)，配線wl3與柵電極ge重疊。配線wl3通過接觸孔栓cp3與柵電極ge連接。

雖然未在圖中示出，但是配線wl1與源電極焊盤連接，配線wl3與柵電極焊盤連接。

上述第一實施方式的半導體裝置是溝槽柵極型縱向mosfet。第一實施方式的半導體裝置不限于溝槽柵極型縱向mosfet。第一實施方式的半導體裝置可以是非溝槽柵極型的縱向mosfet。

如圖6a所示，當?shù)谝粚嵤┓绞降陌雽w裝置是非溝槽柵極型的縱向mosfet時，在元件區(qū)er，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr、基區(qū)br和源區(qū)sr。在元件區(qū)er，半導體襯底sub可以具有基接觸區(qū)bcr。在這種情況下，第一實施方式的半導體裝置具有柵電極ge和柵絕緣膜go。

在主表面ms上，基區(qū)br具有夾在源區(qū)sr和漂移區(qū)dr之間的部分。在基區(qū)br的所述夾在源區(qū)sr和漂移區(qū)dr之間的部分上具有柵絕緣膜go。在柵絕緣膜go上具有柵電極ge，在平面視圖中，該柵電極ge與基區(qū)br的所述夾在源區(qū)sr和漂移區(qū)dr之間的部分重疊。因此，柵電極ge與夾在源區(qū)sr和漂移區(qū)dr之間的基區(qū)br相對并與基區(qū)br絕緣。

第一實施方式的作為非溝槽柵極型的縱向mosfet的半導體裝置不具有溝槽tr1，這與第一實施方式的作為溝槽柵極型縱向mosfet的半導體裝置不同。但是，它們在柵電極ge與夾在源區(qū)sr和漂移區(qū)dr之間的基區(qū)br相對并與基區(qū)br絕緣方面是相似的。因此，第一實施方式的半導體裝置可以是非溝槽柵極型的縱向mosfet。

如圖6b所示，第一實施方式的半導體裝置可以具有柱區(qū)cr。這意味著第一實施方式的半導體裝置可以具有超結(jié)結(jié)構(gòu)。當半導體裝置中具有柱區(qū)cr時，漂移區(qū)dr優(yōu)選地具有比沒有柱區(qū)cr的半導體裝置的n型雜質(zhì)濃度高的n型雜質(zhì)濃度。因此，第一實施方式的半導體裝置能夠在維持耐受電壓的同時具有減小的導通電阻。

柱區(qū)cr從基區(qū)br向背表面bs側(cè)延伸?；鶇^(qū)br具有p導電型。柱區(qū)cr在柱區(qū)cr和漂移區(qū)dr之間形成pn結(jié)并由此使耗盡層沿橫向(與從主表面ms向背表面bs延伸的方向垂直的方向)延伸。因此，第一實施方式的半導體裝置能夠具有改善的耐受電壓。根據(jù)需要選擇柱區(qū)cr內(nèi)的p型雜質(zhì)濃度，以便保持柱區(qū)cr和漂移區(qū)dr之間的電荷平衡。

下面將描述第一實施方式的半導體裝置的一種制造方法。

第一實施方式的半導體裝置的所述制造方法包括前端步驟s1和后端步驟s2。

圖7a是在前端步驟s1期間第一實施方式的半導體裝置在元件區(qū)er的剖視圖。在前端步驟s1中，如圖7a所示，在半導體襯底sub的元件區(qū)er內(nèi)形成襯底區(qū)subr、漂移區(qū)dr、基區(qū)br、源區(qū)sr、基接觸區(qū)bcr、溝槽tr1、柵電極ge以及柵絕緣膜go。

圖7b是在前端步驟s1期間第一實施方式的半導體裝置在外圍區(qū)per的剖視圖。在前端步驟s1中，如圖7b所示，在半導體襯底sub的外圍區(qū)per內(nèi)形成襯底區(qū)subr、漂移區(qū)dr以及n型雜質(zhì)區(qū)nr。通過通常采用的半導體制造工藝執(zhí)行所述前端步驟s1。

后端步驟s2包括導電膜形成步驟s21和配線步驟s22。導電膜形成步驟s21包括第一絕緣膜形成步驟s211、第一導電膜形成步驟s212和第二絕緣膜形成步驟s213。

圖8a是在第一絕緣膜形成步驟s211期間第一實施方式的半導體裝置在元件區(qū)er的剖視圖。圖8b是在第一絕緣膜形成步驟s211期間第一實施方式的半導體裝置在外圍區(qū)per的剖視圖。

如圖8a和8b所示，在第一絕緣膜形成步驟s211中，分別在位于元件區(qū)er和外圍區(qū)per內(nèi)的主表面ms上形成下部層間絕緣膜ild1a和下部層間絕緣膜ild3a。舉例而言，通過使用cvd(chemicalvapordeposition，化學氣相沉淀)使hto生長來執(zhí)行第一絕緣膜形成步驟s211。

如圖9所示，在第一導電膜形成步驟s212中，在下部層間絕緣膜ild1a上形成第一導電膜fcl。例如，通過cvd形成多晶硅膜并通過光刻和蝕刻將所形成的多晶硅膜圖案化，來執(zhí)行第一導電膜形成步驟s212。

因為不在外圍區(qū)per內(nèi)形成第一導電膜fcl，所以在第一導電膜形成步驟s212中外圍區(qū)per的結(jié)構(gòu)不發(fā)生變化。因此，未示出在第一導電膜形成步驟s212期間第一實施方式的半導體裝置在外圍區(qū)per的橫截面。

圖10a是在第二絕緣膜形成步驟s213期間第一實施方式的半導體裝置在元件區(qū)er的剖視圖。圖10b是在第二絕緣膜形成步驟s213期間第一實施方式的半導體裝置在外圍區(qū)per的剖視圖。

如圖10a所示，在第二絕緣膜形成步驟s213中，在下部層間絕緣膜ild1a和第一導電膜fcl上形成上部層間絕緣膜ild1b。此外，如圖10b所示，在第二絕緣膜形成步驟s213中，在下部層間絕緣膜ild3a上形成上部層間絕緣膜ild3b。

舉例而言，通過cvd形成hto膜或bpsg膜并通過cmp(化學機械拋光)將形成的膜的表面平面化，來執(zhí)行第二絕緣膜形成步驟s213。

所述配線步驟s22包括接觸孔形成步驟s221、接觸孔栓形成步驟s222和配線圖案化步驟s223。

圖11a是在接觸孔形成步驟s221期間第一實施方式的半導體裝置在元件區(qū)er的剖視圖。如圖11a所示，在接觸孔形成步驟s221中形成接觸孔ch1。通過該步驟，從層間絕緣膜ild1中露出源區(qū)sr和基接觸區(qū)bcr。

在接觸孔形成步驟s221中，在元件區(qū)er，在位于第一導電膜fcl上的層間絕緣膜ild1內(nèi)形成過孔vh。通過該步驟，從層間絕緣膜ild1中露出第一導電膜fcl。

圖11b是在接觸孔形成步驟s221期間第一實施方式的半導體裝置在外圍區(qū)per內(nèi)的剖視圖。如圖11b所示，在接觸孔形成步驟s221中，在層間絕緣膜ild3內(nèi)形成接觸孔ch2。通過該步驟，從層間絕緣膜ild3中露出n型雜質(zhì)區(qū)nr和基接觸區(qū)bcr。

舉例而言，通過諸如rie(reactiveionetching，反應離子蝕刻)之類的各向異性蝕刻，來執(zhí)行接觸孔形成步驟s221。

圖12a是在接觸孔栓形成步驟s222期間第一實施方式的半導體裝置在元件區(qū)er的剖視圖。如圖12a所示，在接觸孔栓形成步驟s222中，在接觸孔ch1內(nèi)形成接觸孔栓cp1。

在接觸孔栓形成步驟s222中，在過孔vh內(nèi)形成過孔塞vp。

圖12b是在接觸孔栓形成步驟s222期間第一實施方式的半導體裝置在外圍區(qū)per的剖視圖。如圖12b所示，在接觸孔栓形成步驟s222中，在接觸孔ch2內(nèi)形成接觸孔栓cp2。

舉例而言，通過cvd向接觸孔ch1、接觸孔ch2和通孔vh填充鎢并通過cmp將鎢從接觸孔ch1、接觸孔ch2和通孔vh突出的部分去除，來執(zhí)行接觸孔栓形成步驟s222。

圖13a是在配線圖案化步驟s223期間第一實施方式的半導體裝置在元件區(qū)er的剖視圖。如圖13a所示，在配線圖案化步驟s223中，在層間絕緣膜ild1上形成配線wl1。

圖13b是在配線圖案化步驟s223期間第一實施方式的半導體裝置在外圍區(qū)per的剖視圖。如圖13b所示，在配線圖案化步驟s223中，在層間絕緣膜ild3上形成配線wl2。該配線wl2延伸至層間絕緣膜ild1的一部分上以與過孔塞vp連接。

舉例而言，通過噴鍍(sputtering)在層間絕緣膜ild1和層間絕緣膜ild3上形成鋁膜或鋁合金膜并通過光刻和蝕刻將所形成的膜圖案化，來執(zhí)行配線圖案化步驟s223。

下面將描述第一實施方式的半導體裝置的優(yōu)勢。

第一實施方式的半導體裝置在主表面ms上具有配線wl1。第一導電膜fcl與配線wl1相對并與配線wl1絕緣。因此，在配線wl1和第一導電膜fcl之間形成附加電容c1。在配線wl1和第一導電膜fcl之間形成附加電容c1以便該附加電容位于元件形成區(qū)er。

配線wl1與源區(qū)sr電連接。第一導電膜fcl與襯底區(qū)subr(漏區(qū))電連接。因此，位于配線wl1和第一導電膜fcl之間的所述附加電容c1是源-漏電容。

在第一實施方式的半導體裝置中，如圖14所示，在源和漏之間，位于配線wl1和第一導電膜fcl之間的附加電容c1與位于基區(qū)br和漂移區(qū)dr之間的結(jié)電容c2彼此并聯(lián)連接。因此，第一實施方式的半導體裝置受噪聲的影響較小。

此外，能夠以并不復雜的工藝形成配線wl1和第一導電膜fcl。在第一實施方式中，能夠在不將工藝復雜化并且不增大芯片面積的情況下，制造受噪聲影響較小的半導體裝置。

下文將描述當半導體襯底sub具有柱區(qū)cr時第一實施方式的半導體裝置的優(yōu)勢。如前文所述，當半導體襯底sub具有柱區(qū)cr時，能夠在維持耐受電壓的同時降低導通電阻，因為即使當漂移區(qū)dr內(nèi)的n型雜質(zhì)濃度增大時也能維持耐受電壓。

在具有柱區(qū)cr的半導體襯底sub中，當柵電極ge從導通轉(zhuǎn)為截止時，耗盡層在漂移區(qū)迅速擴散。因此，在具有柱區(qū)cr的半導體襯底sub中很可能出現(xiàn)噪聲。

但是，第一實施方式的半導體裝置能夠滿足低噪聲、低導通電阻和高耐受電壓，因為即使當半導體襯底sub具有柱區(qū)cr時，所述半導體裝置也能較少地受噪聲影響。

【第二實施方式】

下面將描述第二實施方式的半導體裝置的結(jié)構(gòu)。這里，將重點描述與第一實施方式的不同。圖15a是第二實施方式的半導體裝置在元件區(qū)er的剖視圖。圖15b是第二實施方式的半導體裝置在外圍區(qū)per的剖視圖。

如圖15a和15b所示，第二實施方式的半導體裝置具有半導體襯底sub。第二實施方式的半導體裝置具有元件區(qū)er和外圍區(qū)per。在元件區(qū)er，半導體襯底sub具有襯底區(qū)sub、漂移區(qū)dr、基區(qū)br和源區(qū)sr。在元件區(qū)er，半導體襯底sub可以具有基接觸區(qū)bcr。

在外圍區(qū)per，半導體襯底sub在具有襯底區(qū)subr、漂移區(qū)dr和n型雜質(zhì)區(qū)nr。在外圍區(qū)per，半導體襯底sub可以具有基接觸區(qū)bcr。

在元件區(qū)er，第二實施方式的半導體裝置具有柵電極ge、配線wl1、配線wl3、層間絕緣膜ild1、接觸孔栓cp1、過孔塞vp以及第一導電膜fcl。在外圍區(qū)per，第二實施方式的半導體裝置具有層間絕緣膜ild3、接觸孔栓cp2和配線wl2。在上述方面，第二實施方式的半導體裝置與第一實施方式的半導體裝置相似。

如圖15a所示，在元件區(qū)er，第二實施方式的半導體裝置具有第二導電膜scl。在這一方面，第二實施方式的半導體裝置與第一實施方式的半導體裝置不同。

第二導電膜scl與第一導電膜fcl相對并與其絕緣。舉例而言，第二導電膜scl在下部層間絕緣膜ild1a上，第一導電膜fcl在第二導電膜scl上。這意味著，在層間絕緣膜ild1內(nèi)，第一導電膜fcl和導電膜scl彼此重疊。第一導電膜fcl和第二導電膜scl在二者之間具有介質(zhì)膜(dielectricfilm)dl。通過該介質(zhì)膜dl，第二導電膜scl與第一導電膜fcl相對并與其絕緣。這意味著在第一導電膜fcl和第二導電膜scl之間形成電容。

第二導電膜scl由例如摻雜多晶硅制成。介質(zhì)膜dl優(yōu)選地具有比層間絕緣膜ild1的介電常數(shù)高的介電常數(shù)。例如，當層間絕緣膜ild1由hto或bpsg制成時，介質(zhì)膜dl由氮化硅(sin)制成。

第二導電膜scl與源區(qū)sr電連接。更具體而言，如圖16所示，第二導電膜scl與接觸孔栓cp4連接。該接觸孔栓cp4與配線wl1連接。如前文所述，該配線wl1與源區(qū)sr電連接，這樣，第二導電膜scl與源區(qū)sr電連接。因此，在第一導電膜fcl和第二導電膜scl之間形成的電容是源-漏電容。

下文將描述第二實施方式的半導體裝置的一種制造方法。

第二實施方式的半導體裝置的所述制造方法包括前端步驟s1和后端步驟s2。第二實施方式的半導體裝置的制造方法的前端步驟s1與第一實施方式的半導體裝置的制造方法的前端步驟類似。

第二實施方式的半導體裝置的所述制造方法的后端步驟s2包括導電膜形成步驟s21和配線步驟s22。配線步驟s22與第一實施方式的半導體裝置的制造方法的配線步驟類似。

所述導電膜形成步驟s21包括第一絕緣膜形成步驟s211、第二絕緣膜形成步驟s213和導電膜&介質(zhì)膜圖案化步驟s214。第一絕緣膜形成步驟s211和第二絕緣膜形成步驟s213與第一實施方式的半導體裝置的制造方法中的類似。但是，第二實施方式的半導體裝置的制造方法與第一實施方式的半導體裝置的制造方法的區(qū)別在于前者具有導電膜&介質(zhì)膜圖案化步驟s214。

在第一絕緣膜形成步驟s211之后，但是在第二絕緣膜形成步驟s213之前，執(zhí)行導電膜&介質(zhì)膜圖案化步驟s214。如圖17所示，在導電膜&介質(zhì)膜圖案化步驟s214中，在下部層間絕緣膜ild1a上形成第二導電膜scl，在第二導電膜scl上形成介質(zhì)膜dl，以及在介質(zhì)膜dl上形成第一導電膜fcl。舉例而言，通過cvd依次形成多晶硅膜、sin膜以及多晶硅膜并通過光刻和蝕刻將形成的多晶硅膜和sin膜圖案化，來執(zhí)行導電膜&介質(zhì)膜圖案化步驟s214。

在導電膜&介質(zhì)膜圖案化步驟s214之后，外圍區(qū)per的構(gòu)造不發(fā)生變化，因為第一導電膜fcl、第二導電膜scl和介質(zhì)膜dl均不在外圍區(qū)per內(nèi)形成。因此，省略了在導電膜&介質(zhì)膜圖案化步驟s214期間第二實施方式的半導體裝置在外圍區(qū)per的橫截面。

下面將描述第二實施方式的半導體裝置的優(yōu)勢。

在第二實施方式的半導體裝置中，第一導電膜fcl不僅與配線wl1相對，而且與第二導電膜scl相對并與它們絕緣。配線wl1和第二導電膜scl電連接至源區(qū)sr。因此，在第二實施方式的半導體裝置中，不僅在第一導電膜fcl和配線wl1之間，還在第一導電膜fcl和第二導電膜scl之間形成源-漏附加電容c1。

在第二實施方式的半導體裝置中，能夠降低噪聲的影響，因為附加電容c1能夠被進一步增大。

在第二實施方式的半導體裝置中，當介質(zhì)膜dl具有比層間絕緣膜ild1大的介電常數(shù)時，附加電容c1能夠被進一步增大。因此，在第二實施方式的半導體裝置中，當介質(zhì)膜dl具有比層間絕緣膜ild1大的介電常數(shù)時，噪聲的影響能夠被進一步降低。

【第三實施方式】

下文將描述第三實施方式的半導體裝置的結(jié)構(gòu)。這里，將主要描述與第二實施方式的區(qū)別。圖18a是第三實施方式的半導體裝置在元件區(qū)er的剖視圖。圖18b是第三實施方式的半導體裝置在外圍區(qū)per的剖視圖。

如圖18a和18b所示，第三實施方式的半導體裝置具有半導體襯底sub。第三實施方式的半導體裝置具有元件區(qū)er和外圍區(qū)per。在元件區(qū)er，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr、基區(qū)br和源區(qū)sr。在元件區(qū)er，半導體襯底sub可以具有基接觸區(qū)bcr。

在外圍區(qū)per，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr和n型雜質(zhì)區(qū)nr。在外圍區(qū)per，半導體襯底sub可以具有基接觸區(qū)bcr。

在元件區(qū)er，第三實施方式的半導體裝置具有柵電極ge、配線wl1、配線wl3、層間絕緣膜ild1、接觸孔栓cp1、過孔塞vp、第一導電膜fcl和第二導電膜scl。

在外圍區(qū)per，第三實施方式的半導體裝置具有層間絕緣膜ild3、接觸孔栓cp2、配線wl2。這意味著第三實施方式的半導體裝置與第二實施方式的半導體裝置在上述方面是相似的。

如圖18a所示，在第三實施方式的半導體裝置中，第一導電膜fcl和第二導電膜scl由相同的材料制成。在第三實施方式的半導體裝置中，在相同的層形成第一導電膜fcl和第二導電膜scl。換言之，在第三實施方式的半導體裝置中，在相同的平面上形成第一導電膜fcl和第二導電膜scl。在這一方面，第三實施方式的半導體裝置與在第二實施方式的半導體裝置不同。

第二導電膜scl在下部層間絕緣膜ild1a上。第一導電膜fcl在下部層間絕緣膜ild1a上。因此，第一導電膜fcl和第二導電膜scl位于相同的層(即，在相同的平面上)。

第二導電膜scl與第一導電膜fcl相鄰。換言之，第二導電膜scl夾在兩個第一導電膜fcl之間。因此，第一導電膜fcl與第二導電膜scl相對，并與其絕緣。

第一導電膜fcl和第二導電膜scl由相同的材料制成。第一導電膜fcl和第二導電膜scl均由摻雜多晶硅制成。第一導電膜fcl和第二導電膜scl可以由諸如鋁或鋁合金之類的金屬材料制成。

第二導電膜scl與源區(qū)sr電連接。更具體而言，如圖19所示，第二導電膜scl與接觸孔栓cp1連接。如前文所述，配線wl1與源區(qū)sr電連接。相應地，第二導電膜scl與源區(qū)sr電連接。因此，在第一導電膜fcl和第二導電膜scl之間形成的電容是源-漏電容。

如圖18a所示，接觸孔栓cp1具有下部接觸孔栓cp1a和上部接觸孔栓cp1b。下部接觸孔栓cp1a在下部層間絕緣膜ild1a內(nèi)。下部接觸孔栓cp1a與源區(qū)sr和基接觸區(qū)bcr連接。上部接觸孔栓cp1b在上部層間絕緣膜ild1b內(nèi)。上部接觸孔栓cp1b與配線wl1連接。

接觸孔ch1具有下部接觸孔ch1a和上部接觸孔ch1b。下部接觸孔ch1a在下部層間絕緣膜ild1a內(nèi)。下部接觸孔ch1a內(nèi)具有下部接觸孔栓cp1a。上部接觸孔ch1b在上部層間絕緣膜ild1b內(nèi)。上部接觸孔ch1b內(nèi)具有上部接觸孔栓cp1b。

下部接觸孔栓cp1a和上部接觸孔栓cp1b可以由相同材料制成。下部接觸孔栓cp1a和上部接觸孔栓cp1b可以分別由不同的材料制成。當?shù)谝粚щ娔cl和第二導電膜scl由摻雜多晶硅制成時，下部接觸孔栓cp1a由例如摻雜多晶硅制成，上部接觸孔栓cp1b由例如鎢制成。當?shù)谝粚щ娔cl和第二導電膜scl由鋁制成時，下部接觸孔栓cp1a和上部接觸孔栓cp1b均由例如鎢制成。

如圖18a所示，接觸孔栓cp2具有下部接觸孔栓cp2a、上部接觸孔栓cp2b和中間接觸孔栓cp2c。下部接觸孔栓cp2a在下部層間絕緣膜ild3a內(nèi)。下部接觸孔栓cp2a與n型雜質(zhì)區(qū)nr和基接觸區(qū)bcr連接。上部接觸孔栓cp2b在上部層間絕緣膜ild3b內(nèi)。上部接觸孔栓cp2b與配線wl2連接。中間接觸孔栓cp2c在下部層間絕緣膜ild3a上。中間接觸孔栓cp2c位于下部接觸孔栓cp2a和上部接觸孔栓cp2b之間。

接觸孔ch2具有下部接觸孔ch2a和上部接觸孔ch2b。下部接觸孔ch2a在下部層間絕緣膜ild3a內(nèi)。下部接觸孔ch2a內(nèi)具有下部接觸孔栓cp2a。上部接觸孔ch2b在上部層間絕緣膜ild3b內(nèi)。上部接觸孔ch2b內(nèi)具有上部接觸孔栓cp2b。

用于形成中間接觸孔栓cp2c的材料與用于形成第一導電膜fcl和第二導電膜scl的材料相同。

可以在下部接觸孔栓cp1a和上部接觸孔栓cp1b之間形成第二導電膜scl。由此，第二導電膜scl與源區(qū)sr電連接。

下面將描述第三實施方式的半導體裝置的一種制造方法。

第三實施方式的半導體裝置的所述制造方法包括前端步驟s1和后端步驟s2。第三實施方式的半導體裝置的制造方法的前端步驟s1與第一實施方式的半導體裝置的制造方法的前端步驟和第二實施方式的半導體裝置的制造方法的前端步驟相似。

第三實施方式的半導體裝置的制造方法的后端步驟s2包括導電膜形成步驟s21和配線步驟s22。

導電膜形成步驟s21包括第一絕緣膜形成步驟s211、第二絕緣膜形成步驟s213、下部接觸孔栓形成步驟s216和導電膜同時形成步驟s217。

第一絕緣膜形成步驟s211和第二絕緣膜形成步驟s213與第二實施方式的半導體裝置的制造方法中的相同。第三實施方式的半導體裝置的制造方法與第二實施方式的半導體裝置的制造方法的不同在于，前者包括下部接觸孔栓形成步驟s216和導電膜同時形成步驟s217。

在第一絕緣膜形成步驟s211之后，但是在導電膜同時形成步驟s217之前，執(zhí)行下部接觸孔栓形成步驟s216。圖20a是在下部接觸孔栓形成步驟s216中第三實施方式的半導體裝置在元件區(qū)er的剖視圖。如圖20a所示，在下部接觸孔栓形成步驟s216中，形成下部部接觸孔ch1a和下部接觸孔栓cp1a。在下部接觸孔栓形成步驟s216中，首先，在下部層間絕緣膜ild1a內(nèi)，在與源區(qū)sr對應的位置形成下部接觸孔ch1a。通過各向異性蝕刻，例如rie，實現(xiàn)下部接觸孔ch1a的形成。

接著，形成下部接觸孔栓cp1a。在下部接觸孔ch1a內(nèi)形成下部接觸孔栓cp1a。舉例而言，通過cvd形成摻雜多晶硅膜或鎢膜并通過cmp將所形成的膜中從下部接觸孔ch1a突出的部分去除，來執(zhí)行下部接觸孔栓cp1a的形成。

圖20b是在下部接觸孔栓形成步驟s216中第三實施方式的半導體裝置在外圍區(qū)per的剖視圖。如圖20b所示，在下部接觸孔栓形成步驟s216中，形成下部接觸孔ch2a和下部接觸孔栓cp2a。

在下部接觸孔栓形成步驟s216中，首先，在下部層間絕緣膜ild3a內(nèi)，在對應于n型雜質(zhì)區(qū)nr的位置形成下部接觸孔ch2a。通過各向異性蝕刻，例如rie，實現(xiàn)下部接觸孔ch2a的形成。

接著，形成下部接觸孔栓cp2a。在下部接觸孔ch2a內(nèi)形成下部接觸孔栓cp2a。例如，通過cvd形成摻雜多晶硅膜或鎢膜并通過cmp將所形成的膜中從下部接觸孔ch2a突出的部分去除，來形成下部接觸孔栓cp2a。

在下部接觸孔栓形成步驟s216之后，但是在第二絕緣膜形成步驟s213之前，執(zhí)行導電膜同時形成步驟s217。

如圖21a所示，在導電膜同時形成步驟s217中，在下部層間絕緣膜ild1a上形成第一導電膜fcl和第二導電膜scl。如圖21b所示，在導電膜同時形成步驟s217中，在下部層間絕緣膜ild3a上形成中間接觸孔栓cp2c。在導電膜同時形成步驟s217中，首先，在下部層間絕緣膜ild1a上形成摻雜多晶硅膜或鋁膜。例如，使用噴鍍執(zhí)行該摻雜多晶硅膜或鋁膜的形成。

然后，將如此形成的摻雜多晶硅膜或鋁膜圖案化。例如，通過光刻和蝕刻執(zhí)行該圖案化。執(zhí)行所述圖案化以便將第二導電膜scl設置在下部接觸孔栓cp1a上，將中間接觸孔栓cp2c設置在下部接觸孔栓cp2a上以及將第一導電膜fcl設置在兩個相鄰的第二導電膜scl之間。通過該步驟，在相同的層同時形成第一導電膜fcl、第二導電膜scl和中間接觸孔栓cp2c。

配線步驟s22包括上部接觸孔栓形成步驟s224和配線圖案化步驟s223。

在第二絕緣膜形成步驟s213之后，但是在配線圖案化步驟s223之前，執(zhí)行上部接觸孔栓形成步驟s224。圖22a是在上部接觸孔栓形成步驟s224期間第三實施方式的半導體裝置在元件區(qū)er的剖視圖。如圖22a所示，在上部接觸孔栓形成步驟s224中，形成上部接觸孔ch1b和上部接觸孔栓cp1b。在上部接觸孔栓形成步驟s224中，形成過孔vh和過孔塞vp。

在上部接觸孔栓形成步驟s224中，首先，在上部層間絕緣膜ild1b內(nèi)形成上部接觸孔ch1b和過孔vh。通過各向異性蝕刻，例如rie，執(zhí)行上部接觸孔ch1b和過孔vh的形成。

接著，形成上部接觸孔栓cp1b。在上部接觸孔ch1b形成該上部接觸孔栓cp1b。例如，通過cvd形成摻雜多晶硅膜或鎢膜并通過cmp將所形成的膜中伸出上部接觸孔ch1b的部分去除，來實現(xiàn)上部接觸孔栓cp1b的形成。

圖22b是在上部接觸孔栓形成步驟s224期間第三實施方式的半導體裝置在外圍區(qū)per的剖視圖。如圖22b所示，在上部接觸孔栓形成步驟s224中，形成上部接觸孔ch2b和上部接觸孔栓cp2b。

在上部接觸孔栓形成步驟s224中，首先，在上部層間絕緣膜ild3b內(nèi)，在對應于下部接觸孔栓cp2a的位置形成上部接觸孔ch2b。通過各向異性蝕刻，例如rie，執(zhí)行上部接觸孔ch2b的形成。

接著，形成上部接觸孔栓cp2b。在上部接觸孔ch2b內(nèi)形成上部接觸孔栓cp2b。例如，通過cvd形成摻雜多晶硅膜或鎢膜并通過cmp將所形成的膜中伸出上部接觸孔ch2b的部分去除，來執(zhí)行上部接觸孔栓cp2b的形成。

下面將描述第三實施方式的半導體裝置的優(yōu)勢。

在第三實施方式的半導體裝置中，第一導電膜fcl不僅與配線wl1相對，還與第二導電膜scl相對，并與它們絕緣。配線wl1和第二導電膜scl與源區(qū)sr電連接。因此，在第三實施方式的半導體裝置中，不僅在第一導電膜fcl和配線wl1之間，而且在第一導電膜fcl和第二導電膜scl之間形成源-漏附加電容c1。

因為附加電容c1的進一步增大，第三實施方式的半導體裝置受噪聲影響較小。

在第三實施方式的半導體裝置中，第一導電膜fcl和第二導電膜scl由相同的材料制成并形成于相同的層。第一導電膜fcl和第二導電膜scl能夠通過相同的步驟形成。因此，能夠以良好的精度形成第一導電膜fcl和第二導電膜scl之間的間隔。換言之，能夠在以良好的精度控制第一導電膜fcl和第二導電膜scl之間的電容值的同時，制造第三實施方式的半導體裝置。

當在第三實施方式的半導體裝置中，第一導電膜fcl和第二導電膜scl由鋁或鋁合金金屬材料制成時，第一導電膜fcl和第二導電膜scl可具有減小的電阻。其結(jié)果是，第三實施方式的半導體裝置能具有減小的寄生電阻。

【第四實施方式】

下文將描述第四實施方式的半導體裝置的結(jié)構(gòu)。這里將主要描述與第一實施方式的區(qū)別。圖23a是第四實施方式的半導體裝置在元件區(qū)er的剖視圖。圖23b是第四實施方式的半導體裝置在外圍區(qū)per的剖視圖。

第四實施方式的半導體裝置具有半導體襯底sub。第四實施方式的半導體裝置具有元件區(qū)er和外圍區(qū)per。在元件區(qū)er，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr、基區(qū)br和源區(qū)sr。在元件區(qū)er，半導體襯底sub可以具有基接觸區(qū)bcr。

在外圍區(qū)per，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr和n型雜質(zhì)區(qū)nr。在外圍區(qū)per，半導體襯底sub可以具有基接觸區(qū)bcr。

在元件區(qū)er，第四實施方式的半導體裝置具有柵電極ge、配線wl1、配線wl3、層間絕緣膜ild1、接觸孔栓cp1、過孔塞vp和第一導電膜fcl。在外圍區(qū)per，第四實施方式的半導體裝置具有層間絕緣膜ild3、接觸孔栓cp2和配線wl2。這意味著第四實施方式的半導體裝置與第一實施方式的半導體裝置在上述方面是相似的。

如圖23a所示，在第四實施方式的半導體裝置中，第一導電膜fcl由與接觸孔栓cp1相同的材料制成。在這一方面，第四實施方式的半導體裝置與第一實施方式的半導體裝置不同。

第四實施方式的半導體裝置的層間絕緣膜ild1具有下部層間絕緣膜ild1a、上部層間絕緣膜ild1b和中間層間絕緣膜ild1c。所述下部層間絕緣膜ild1a由例如hto制成。作為上部層間絕緣膜ild1b，例如，可以使用p-sio(通過等離子cvd形成的氧化硅)膜。

下部層間絕緣膜ild1a在半導體襯底sub的主表面ms上。中間層間絕緣膜ild1c在下部層間絕緣膜ild1a上。上部層間絕緣膜ild1b在中間層間絕緣膜ild1c上。

第四實施方式的半導體裝置的層間絕緣膜ild3具有下部層間絕緣膜ild3a、上部層間絕緣膜ild3b和中間層間絕緣膜ild3c。所述下部層間絕緣膜ild3a由例如hto制成。作為上部層間絕緣膜ild3b，例如，可以使用p-sio膜。

下部層間絕緣膜ild3a在半導體襯底sub的主表面ms上。中間層間絕緣膜ild3c在下部層間絕緣膜ild3a上。上部層間絕緣膜ild3b在中間層間絕緣膜ild3c上。

第四實施方式的半導體裝置具有蝕刻阻擋膜es。所述蝕刻阻擋膜es在下部層間絕緣膜ild1a上。所述蝕刻阻擋膜es由具有與上部層間絕緣膜ild1b的蝕刻速率不同的蝕刻速率的材料制成。當上部層間絕緣膜ild1b由hto或bpsg制成時，蝕刻阻擋膜es由例如sin制成。

接觸孔栓cp1具有下部接觸孔栓cp1a和上部接觸孔栓cp1b。下部接觸孔栓cp1a位于在下部層間絕緣膜ild1a和中間層間絕緣膜ild1c內(nèi)形成的下部接觸孔ch1a內(nèi)。上部接觸孔栓cp1b位于在上部層間絕緣膜ild1b內(nèi)形成的上部接觸孔ch1b內(nèi)。

接觸孔栓cp2具有下部接觸孔栓cp2a和上部接觸孔栓cp2b。下部接觸孔栓cp2a在在下部層間絕緣膜ild3a和中間層間絕緣膜ild3c內(nèi)形成的下部接觸孔ch2a內(nèi)。上部接觸孔栓cp2b在在上部層間絕緣膜ild3b內(nèi)形成的上部接觸孔ch2b內(nèi)。

第一導電膜fcl在中間層間絕緣膜ild1c內(nèi)。第一導電膜fcl由與下部接觸孔栓cp1a相同的材料制成。例如，當下部接觸孔栓cp1a由鎢制成時，第一導電膜fcl也由鎢制成。

如圖24所示，第一導電膜fcl通過過孔塞vp與配線wl2連接。

下面將描述第四實施方式的半導體裝置的一種制造方法。

第四實施方式的半導體裝置的所述制造方法包括前端步驟s1和后端步驟s2。第四實施方式的半導體裝置的制造方法的前端步驟s1與第一實施方式的半導體裝置的制造方法的前端步驟相似。

所述后端步驟s2包括導電膜形成步驟s21和配線步驟s22。導電膜形成步驟s21包括第一絕緣膜形成步驟s211、第二絕緣膜形成步驟s213、蝕刻阻擋膜形成步驟s218、導電膜&接觸孔栓同時形成步驟s219以及第三絕緣膜形成步驟s220。所述第一絕緣膜形成步驟s211與第一實施方式的半導體裝置的制造方法中的相同。

在第一絕緣膜形成步驟s211之后，但是在第二絕緣膜形成步驟s213之前，執(zhí)行蝕刻阻擋膜形成步驟s218。在第二絕緣膜形成步驟s213之后，但是在第三絕緣膜形成步驟s220之前，執(zhí)行導電膜&接觸孔栓同時形成步驟s219。在導電膜&接觸孔栓同時形成步驟s219之后，但是在配線步驟之前，執(zhí)行第三絕緣膜形成步驟s220.

如圖25所述，在蝕刻阻擋膜形成步驟s218中，形成蝕刻阻擋膜es。在下部層間絕緣膜ild1a上用于形成第一導電膜fcl的位置形成該蝕刻阻擋膜es。舉例而言，通過在下部層間絕緣膜ild1a上形成sin之類的膜并通過光刻和蝕刻將所形成的sin之類的膜圖案化，來執(zhí)行蝕刻阻擋膜形成步驟s218。

不在外圍區(qū)per形成蝕刻阻擋膜es，以便在蝕刻阻擋膜形成步驟s218期間，外圍區(qū)per的結(jié)構(gòu)不發(fā)生變化。因此，省略了在蝕刻阻擋膜形成步驟s218期間第四實施方式的半導體裝置在外圍區(qū)per的橫截面。

圖26a是在第二絕緣膜形成步驟s213期間第四實施方式的半導體裝置在元件區(qū)er的剖視圖。圖26b是在第二絕緣膜形成步驟s213期間第四實施方式的半導體裝置在外圍區(qū)er的剖視圖。

如圖26a所示，在第二絕緣膜形成步驟s213中，在下部層間絕緣膜ild1a上形成中間層間絕緣膜ild1c。此外，如圖26b所示，在第二絕緣膜形成步驟s213中，在下部層間絕緣膜ild3a上形成中間層間絕緣膜ild3c。

舉例而言，通過cvd形成hto膜或bpsg膜并通過cmp(化學機械拋光)將所形成的膜的表面平面化，來執(zhí)行第二絕緣膜形成步驟s213。

圖27a是在導電膜&接觸孔栓同時形成步驟s219期間第四實施方式的半導體裝置在元件區(qū)er的剖視圖。圖27b是在導電膜&接觸孔栓同時形成步驟s219期間第四實施方式的半導體裝置在外圍區(qū)per的剖視圖。

如圖27a所示，在導電膜&接觸孔栓同時形成步驟s219中，在下部層間絕緣膜ild1a和中間層間絕緣膜ild1c內(nèi)形成下部接觸孔ch1a。在中間層間絕緣膜ild1c內(nèi)形成溝槽tr2。在下部接觸孔ch1a內(nèi)形成下部接觸孔栓cp1a。在溝槽tr2內(nèi)形成第一導電膜fcl。

如圖27b所示，在導電膜&接觸孔栓同時形成步驟s219中，在下部層間絕緣膜ild3a和中間層間絕緣膜ild3c內(nèi)形成下部接觸孔ch2a。在下部接觸孔ch2a內(nèi)形成下部接觸孔栓cp2a。

使用各向異性蝕刻，例如rie，形成所述下部接觸孔ch1a、下部接觸孔ch2a和溝槽tr2。如上所述，下部層間絕緣膜ild1a在其上待形成第一導電膜fcl的位置具有蝕刻阻擋膜es。從而，各向異性蝕刻在蝕刻阻擋膜es上停止。因此，在下部層間絕緣膜ild1a內(nèi)不形成溝槽tr2。

舉例而言，通過cvd形成鎢膜并通過cmp將鎢膜從下部接觸孔ch1a、下部接觸孔ch2a和溝槽tr2突出的部分去除，來執(zhí)行下部接觸孔栓cp1a、下部接觸孔栓cp2a和第一導電膜fcl的形成。從而，同時形成下部接觸孔栓cp1a、下部接觸孔栓cp2a和第一導電膜fcl。

圖28a是在第三絕緣膜形成步驟s220期間第四實施方式的半導體裝置在元件區(qū)er的剖視圖。圖28b是在第三絕緣膜形成步驟s220期間第四實施方式的半導體裝置在外圍區(qū)per的剖視圖。

如圖28a所示，在第三絕緣膜形成步驟s220中，在中間層間絕緣膜ild1c上形成上部層間絕緣膜ild1b。此外，如圖28b所示，在第三絕緣膜形成步驟s220中，在中間層間絕緣膜ild3c上形成上部層間絕緣膜ild3b。舉例而言，通過等離子cvd執(zhí)行第三絕緣膜形成步驟s220。

配線步驟s22具有上部接觸孔栓形成步驟s224和配線圖案化步驟s223。這意味著配線步驟s22與第三實施方式的半導體裝置的制造方法中的配線步驟相似。

下面將描述第四實施方式的半導體裝置的優(yōu)勢。

因為在第一導電膜fcl和配線wl1之間形成源-漏電容，第四實施方式的半導體裝置能較小地受噪聲影響。

此外，在第四實施方式的半導體裝置中，第一導電膜fcl和接觸孔栓cp1能夠同時形成。這使得抑制在接觸孔栓cp1的形成期間的未對準以及由在形成第一導電膜fcl時的殘留物引起的接觸孔栓cp1和第一導電膜fcl之間的短路成為可能。

【第五實施方式】

下面將描述第五實施方式的半導體裝置的結(jié)構(gòu)。這里，主要描述與第四實施方式的不同。圖29a是第五實施方式的半導體裝置在元件區(qū)er的剖視圖。圖29b是第五實施方式的半導體裝置在外圍區(qū)per的剖視圖

第五實施方式的半導體裝置具有半導體襯底sub。第五實施方式的半導體裝置包括元件區(qū)er和外圍區(qū)per。在元件區(qū)er，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr、基區(qū)br和源區(qū)sr。在元件區(qū)er，半導體襯底sub可以具有基接觸區(qū)bcr。

在外圍區(qū)per，半導體襯底sub具有襯底區(qū)subr、漂移區(qū)dr和n型雜質(zhì)區(qū)nr。在外圍區(qū)per，半導體襯底sub可以具有基接觸區(qū)bcr。

在元件區(qū)er，第五實施方式的半導體裝置具有柵電極ge、配線wl1、配線wl3、層間絕緣膜ild1、接觸孔栓cp1、過孔塞vp和第一導電膜fcl。在外圍區(qū)per，第五實施方式的半導體裝置具有層間絕緣膜ild3、接觸孔栓cp2和配線wl2。這意味著在上述方面，第五實施方式的半導體裝置與第四實施方式的半導體裝置是相似的。

但是，如圖29a所示，第五實施方式的半導體裝置與第四實施方式的半導體裝置的不同在于前者具有第二導電膜scl。

所述第二導電膜scl在中間層間絕緣膜ild1c內(nèi)。這意味著第一導電膜fcl和第二導電膜scl在相同的層。第二絕緣膜scl在兩個第一導電膜fcl之間。因此，第二導電膜scl與第一導電膜fcl相對并與第一導電膜fcl絕緣。

接觸孔栓cp1具有下部接觸孔栓cp1a和上部接觸孔栓cp1b。下部接觸孔栓cp1a在下部層間絕緣膜ild1a內(nèi)。上部接觸孔栓cp1b在上部層間絕緣膜ild1b內(nèi)。第二導電膜scl位于下部接觸孔栓cp1a和上部接觸孔栓cp1b之間。因此第二導電膜scl與源區(qū)sr電連接。第二導電膜scl由與第一導電膜fcl相同的材料制成。第一導電膜fcl和第二導電膜scl由與接觸孔栓cp1相同的材料制成。

下面將描述第五實施方式的半導體裝置的一種制造方法。

第五實施方式的半導體裝置的所述制造方法包括前端步驟s1和后端步驟s2。第五實施方式的半導體裝置的制造方法的前端步驟s1與第一實施方式的半導體裝置的制造方法的相似。

后端步驟s2包括導電膜形成步驟s21和配線步驟s22。導電膜形成步驟s21具有第一絕緣膜形成步驟s211、下部接觸孔栓形成步驟s216、導電膜同時形成步驟s217、第二絕緣膜形成步驟s213和第三絕緣膜形成步驟s220。第一絕緣膜形成步驟s211與第一實施方式的半導體裝置的制造方法中的相似。下部接觸孔栓形成步驟s216與第三實施方式的半導體裝置的制造方法中的相似。第三絕緣膜形成步驟s220與第四實施方式的半導體裝置的制造方法中的相似。

第五實施方式的半導體裝置的制造方法中的導電膜同時形成步驟s217與第三實施方式的半導體裝置的制造方法中的該步驟，在第一導電膜fcl和第二導電膜scl同時形成于相同平面并使用相同材料方面是相同的，但是，在其它方面是不同的。

在第二絕緣膜形成步驟s213之后，但是在第三絕緣膜形成步驟s220之前，執(zhí)行第五實施方式的半導體裝置的制造方法中的導電膜同時形成步驟s217。

圖30a是在導電膜同時形成步驟s217期間第五實施方式的半導體裝置在元件區(qū)er的剖視圖。圖30b是在導電膜同時形成步驟s217期間第五實施方式的半導體裝置在外圍區(qū)per的剖視圖。

如圖30a所示，在導電膜同時形成步驟s217中，在中間層間絕緣膜ild1c內(nèi)形成溝槽tr3和溝槽tr4。溝槽tr4位于下部接觸孔栓cp1a上。在兩個相鄰的溝槽tr4之間形成溝槽tr3。此外，在溝槽tr3內(nèi)形成第一導電膜fcl并在溝槽tr4內(nèi)形成第二導電膜scl。

如圖30b所示，在導電膜同時形成步驟s217中，在層間絕緣膜ild3c內(nèi)形成中間接觸孔ch2c。在中間接觸孔ch2c內(nèi)形成中間接觸孔栓cp2c。

通過各向異性蝕刻，例如rie，執(zhí)行溝槽tr3、溝槽tr4以及中間接觸孔ch2c的形成。舉例而言，通過cvd形成鎢膜并通過cmp將鎢膜突出溝槽tr3、溝槽tr4以及中間接觸孔ch2c的部分去除，來執(zhí)行第一導電膜fcl、第二導電膜scl以及中間接觸孔栓cp2c的形成。由此，同時形成第一導電膜fcl、第二導電膜scl和中間接觸孔栓cp2c。

下面將描述第五實施方式的半導體裝置的優(yōu)勢。

在第五實施方式的半導體裝置中，源-漏電容不僅形成在第一導電膜fcl和配線wl1之間，而且形成在第一導電膜fcl和第二導電膜scl之間。因此，第五實施方式的半導體裝置受噪聲的影響很小。

在第五實施方式的半導體裝置中，第一導電膜fcl和第二導電膜scl由相同材料制成并且位于具有相同材料的相同的層。由此能通過一步形成第一導電膜fcl和第二導電膜scl，所以能夠以良好的精度控制由此形成的第一導電膜fcl和第二導電膜scl之間的距離。這意味著能夠在以良好的精度控制第一導電膜fcl和第二導電膜scl之間的附加電容c1的電容值的同時制造第五實施方式的半導體裝置。此外，能夠抑制由于在形成第一導電膜fcl時的殘留物引起的接觸孔栓cp1和第一導電膜fcl之間的短路。

上文描述的實施方式僅為示例，不應當被理解為對本發(fā)明的限制。本發(fā)明的范圍通過權利要求而不是上述實施方式表示。與所述權利要求等同的手段以及在所述權利要求內(nèi)的任何改變，均被包括在本發(fā)明的范圍內(nèi)。