本公開涉及半導(dǎo)體，尤其涉及一種封裝結(jié)構(gòu)及半導(dǎo)體芯片的制作方法。

背景技術(shù)：

1、在半導(dǎo)體封裝結(jié)構(gòu)中，包括堆疊設(shè)置的多個裸片，在裸片與裸片之間，以及裸片與外部電路之間需要形成電連接，以傳輸電信號。

2、隨著半導(dǎo)體封裝結(jié)構(gòu)中裸片的數(shù)量逐漸增加，采用傳統(tǒng)封裝工藝進行封裝越來越不夠靈活多變。

技術(shù)實現(xiàn)思路

1、以下是對本公開詳細描述的主題的概述。本概述并非是為了限制權(quán)利要求的保護范圍。

2、本公開的第一方面，提供了一種封裝結(jié)構(gòu)，包括至少一個芯片組，每個所述芯片組包括堆疊設(shè)置的多個半導(dǎo)體芯片；

3、每個所述芯片組中的多個所述半導(dǎo)體芯片和/或相連的所述芯片組，通過暴露于所述半導(dǎo)體芯片的側(cè)壁的外部的電連接部相連。

4、在一些實施例中，所述半導(dǎo)體芯片包括：

5、芯片主體；

6、多個電連接部，設(shè)置于所述芯片主體中，且各所述電連接部均沿所述芯片主體的厚度方向延伸；

7、所述多個電連接部中至少一個所述電連接部的側(cè)壁暴露于所述芯片主體外。

8、在一些實施例中，所述芯片主體包括第一類型芯片主體，在所述第一類型芯片主體的厚度方向上，所述電連接部的底面位于所述第一類型芯片主體的內(nèi)部；

9、其中，所述電連接部的頂面與所述第一類型芯片主體的頂面平齊，或者，所述電連接部的頂面凸出于所述第一類型芯片主體的頂面。

10、在一些實施例中，所述芯片主體包括第二類型芯片主體，在所述第二類型芯片主體的厚度方向上，所述電連接部的底面暴露于所述芯片主體外；

11、其中，所述電連接部的頂面與所述第二類型芯片主體的頂面平齊，或者，所述電連接部的頂面凸出于所述第二類型芯片主體的頂面；

12、所述電連接部的底面與所述第二類型芯片主體的底面平齊，或者，所述電連接部的底面凸出于所述第二類型芯片主體的底面。

13、在一些實施例中，所述電連接部包括設(shè)置于硅通孔中的導(dǎo)電插塞。

14、在一些實施例中，在所述半導(dǎo)體芯片的厚度方向上，所述芯片組內(nèi)多個所述半導(dǎo)體芯片的電連接部正對；

15、所述封裝結(jié)構(gòu)還包括信號線，所述信號線的一端與所述芯片組中任意一個半導(dǎo)體芯片的電連接部相連；

16、所述信號線的另一端與所述封裝結(jié)構(gòu)的基板相連，所述基板用于承載所述芯片組。

17、在一些實施例中，所述封裝結(jié)構(gòu)還包括互聯(lián)部，相連的兩個所述電連接部通過所述互聯(lián)部形成電連接。

18、在一些實施例中，所述芯片組的數(shù)量為兩個，兩個所述芯片組暴露在外的電連接部相對設(shè)置，兩個所述芯片組暴露在外的電連接部通過所述互聯(lián)部電連接，且所述互聯(lián)部與所述電連接部的側(cè)壁相連。

19、在一些實施例中，在所述芯片組的厚度方向上，所述芯片組內(nèi)多個所述半導(dǎo)體芯片的電連接部正對；或者，

20、同一所述芯片組中相鄰兩個所述半導(dǎo)體芯片的電連接部錯開設(shè)置。

21、在一些實施例中，所述互聯(lián)部包括混合鍵合結(jié)構(gòu)或者焊接凸點。

22、根據(jù)本公開的第二方面，提供了一種半導(dǎo)體芯片的制作方法，包括：

23、提供初始半導(dǎo)體芯片，所述初始半導(dǎo)體芯片包括初始芯片主體和設(shè)置于所述初始芯片主體內(nèi)的多個初始電連接部；

24、去除所述初始芯片主體的部分側(cè)壁，使所述多個初始電連接部中的至少一個所述初始電連接部的側(cè)壁暴露在所述初始芯片主體外，保留的所述初始芯片主體形成芯片主體，保留的各所述初始電連接部形成多個電連接部。

25、在一些實施例中，去除所述初始芯片主體的部分側(cè)壁，使所述多個初始電連接部中的至少一個所述初始電連接部的側(cè)壁暴露在所述初始芯片主體外，包括：

26、去除所述初始芯片主體的側(cè)壁與所述初始電連接部的側(cè)壁之間的區(qū)域，以及所述初始電連接部的部分區(qū)域，暴露出剩余的所述初始電連接部的側(cè)壁，保留的所述初始電連接部形成所述電連接部。

27、在一些實施例中，多個所述電連接部沿第一方向排布，所述第一方向與所述芯片主體的厚度方向垂直；

28、去除所述初始芯片主體的部分側(cè)壁，使所述多個初始電連接部中至少一個所述初始電連接部的側(cè)壁暴露在所述初始芯片主體外，包括：

29、沿所述初始芯片主體的厚度方向切割所述初始芯片主體，切割軌跡與所述第一方向平行。

30、在一些實施例中，在第二方向上，所述初始芯片主體被去除的寬度尺寸為29μm～31μm；

31、所述第二方向垂直于所述第一方向和所述芯片主體的厚度方向。

32、在一些實施例中，所述半導(dǎo)體芯片的制作方法，還包括：

33、在所述初始芯片主體的厚度方向，去除部分所述初始芯片主體，使所述電連接部的頂面和/或底面暴露于所述初始芯片主體外。

34、在一些實施例中，多個半導(dǎo)體芯片堆疊封裝時，相連的兩個所述芯片主體的電連接部通過混合鍵合工藝或者微凸點互聯(lián)工藝形成電連接。

35、本公開提供的封裝結(jié)構(gòu)及半導(dǎo)體芯片的制作方法中，通過將半導(dǎo)體芯片的電連接部的側(cè)壁暴露于半導(dǎo)體芯片的側(cè)壁的外部，提供了除半導(dǎo)體芯片的頂面和底面之外的電連接部的設(shè)置方式，半導(dǎo)體芯片可以通過暴露于側(cè)壁的電連接部與其他器件形成電連接，封裝方式更加靈活多變。

36、在閱讀并理解了附圖和詳細描述后，可以明白其他方面。

技術(shù)特征：

1.一種封裝結(jié)構(gòu)，其特征在于，包括至少一個芯片組，每個所述芯片組包括堆疊設(shè)置的多個半導(dǎo)體芯片；

2.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，所述半導(dǎo)體芯片包括：

3.根據(jù)權(quán)利要求2所述的封裝結(jié)構(gòu)，其特征在于，所述芯片主體包括第一類型芯片主體，在所述第一類型芯片主體的厚度方向上，所述電連接部的底面位于所述第一類型芯片主體的內(nèi)部；

4.根據(jù)權(quán)利要求2所述的封裝結(jié)構(gòu)，其特征在于，所述芯片主體包括第二類型芯片主體，在所述第二類型芯片主體的厚度方向上，所述電連接部的底面暴露于所述芯片主體外；

5.根據(jù)權(quán)利要求1-4任一項所述的封裝結(jié)構(gòu)，其特征在于，所述電連接部包括設(shè)置于硅通孔中的導(dǎo)電插塞。

6.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，在所述半導(dǎo)體芯片的厚度方向上，所述芯片組內(nèi)多個所述半導(dǎo)體芯片的電連接部正對；

7.根據(jù)權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，所述封裝結(jié)構(gòu)還包括互聯(lián)部，相連的兩個所述電連接部通過所述互聯(lián)部形成電連接。

8.根據(jù)權(quán)利要求7所述的封裝結(jié)構(gòu)，其特征在于，所述芯片組的數(shù)量為兩個，兩個所述芯片組暴露在外的電連接部相對設(shè)置，兩個所述芯片組暴露在外的電連接部通過所述互聯(lián)部電連接，且所述互聯(lián)部與所述電連接部的側(cè)壁相連。

9.根據(jù)權(quán)利要求8所述的封裝結(jié)構(gòu)，其特征在于，在所述芯片組的厚度方向上，所述芯片組內(nèi)多個所述半導(dǎo)體芯片的電連接部正對；或者，

10.根據(jù)權(quán)利要求7-9任一項所述的封裝結(jié)構(gòu)，其特征在于，所述互聯(lián)部包括混合鍵合結(jié)構(gòu)或者焊接凸點。

11.一種半導(dǎo)體芯片的制作方法，其特征在于，包括：

12.根據(jù)權(quán)利要求11所述的半導(dǎo)體芯片的制作方法，其特征在于，去除所述初始芯片主體的部分側(cè)壁，使所述多個初始電連接部中的至少一個所述初始電連接部的側(cè)壁暴露在所述初始芯片主體外，包括：

13.根據(jù)權(quán)利要求11或12所述的半導(dǎo)體芯片的制作方法，其特征在于，多個所述電連接部沿第一方向排布，所述第一方向與所述芯片主體的厚度方向垂直；

14.根據(jù)權(quán)利要求13所述的半導(dǎo)體芯片的制作方法，其特征在于，在第二方向上，所述初始芯片主體被去除的寬度尺寸為29μm～31μm；

15.根據(jù)權(quán)利要求11所述的半導(dǎo)體芯片的制作方法，其特征在于，所述半導(dǎo)體芯片的制作方法，還包括：

16.根據(jù)權(quán)利要求11所述的半導(dǎo)體芯片的制作方法，其特征在于，多個半導(dǎo)體芯片堆疊封裝時，相連的兩個所述芯片主體的電連接部通過混合鍵合工藝或者微凸點互聯(lián)工藝形成電連接。

技術(shù)總結(jié)
本公開提供了一種封裝結(jié)構(gòu)及半導(dǎo)體芯片的制作方法，封裝結(jié)構(gòu)包括至少一個芯片組，每個芯片組包括堆疊設(shè)置的多個半導(dǎo)體芯片，每個芯片組中的多個半導(dǎo)體芯片和/或相連的芯片組，通過暴露于半導(dǎo)體芯片的側(cè)壁的外部的電連接部相連。本公開通過將半導(dǎo)體芯片的電連接部的側(cè)壁暴露于半導(dǎo)體芯片的側(cè)壁的外部，提供了除半導(dǎo)體芯片的頂面和底面之外的電連接部的設(shè)置方式，半導(dǎo)體芯片可以通過暴露于側(cè)壁的電連接部與其他器件形成電連接，封裝方式更加靈活多變。

技術(shù)研發(fā)人員：冀康靈
受保護的技術(shù)使用者：長鑫存儲技術(shù)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/30