本申請涉及芯片領域，具體涉及一種硅通孔結(jié)構(gòu)、硅通孔背面漏孔的制作方法、電路板和電子設備。

背景技術：

1、在三維集成(three-dimensional?integrated?circuit，3dic)電路領域，通?？衫霉柰?through?silicon?via，tsv)結(jié)構(gòu)實現(xiàn)多個芯片結(jié)構(gòu)在高度方向的堆疊連接。在硅通孔的加工制作過程中，需要通過晶圓減薄技術將鍵合完成的疊片厚硅減薄至一定厚度，以滿足后續(xù)工藝需求。在晶圓減薄過程中，可以通過硅磨削減薄技術和離子刻蝕直接將深埋硅內(nèi)的tsv結(jié)構(gòu)露出，這一工藝稱為背面通孔露出工藝(backside?via?reveal，bvr)。利用bvr技術的優(yōu)勢在于保障了后續(xù)工藝加工芯片的電學可靠性。然而，由于硅通孔中的金屬柱通常為銅柱，在硅的背面刻蝕過程中會造成因離子束直接轟擊到金屬銅表面，而導致襯底硅受到嚴重的金屬銅污染問題，且后續(xù)輔助的濕法清洗難以將銅污染完全去除。由于銅原子在硅基中的易擴散性質(zhì)，這給后續(xù)的芯片電學可靠性造成隱患，降低芯片的良率、提高芯片的生產(chǎn)成本。

技術實現(xiàn)思路

1、本申請?zhí)峁┝艘环N硅通孔結(jié)構(gòu)、硅通孔背面漏孔的制作方法、電路板和電子設備，以減少bvr工藝中金屬銅在襯底中的殘留，進而提高芯片的可靠性。

2、第一方面，本申請?zhí)峁┮环N硅通孔結(jié)構(gòu)。該硅通孔結(jié)構(gòu)包括：襯底、金屬柱和金屬層；其中，所述襯底設有通孔，所述通孔沿所述襯底的厚度方向設置。所述金屬柱填充于所述通孔內(nèi)，且與所述通孔的內(nèi)壁之間設有絕緣層。所述金屬層設于所述金屬柱的一側(cè)表面，與所述金屬柱的高度方向垂直設置。所述金屬層中的金屬在所述襯底中的擴散速率小于所述金屬柱的金屬在所述襯底中的擴散速率。

3、本申請的硅通孔中，由于襯底的硅通孔內(nèi)填充有金屬柱和金屬層，并且金屬層覆蓋在金屬柱的表面。在對襯底進行bvr工藝中，金屬層的金屬會保護金屬柱不受損傷，進而可避免金屬柱中的金屬離子進入到襯底中。其中，由于金屬層中的金屬在襯底中的擴散速率小于金屬柱的金屬在襯底中的擴散速率，因此，即使在bvr工藝中有部分金屬層中的金屬離子進入到襯底中，由于其擴散速率較慢，即使金屬層中的金屬離子濺射到襯底中，金屬層中的金屬物質(zhì)也不易在襯底中擴散，進而可避免因金屬污染造成的芯片可靠性下降的問題發(fā)生。

4、在一種可能的實現(xiàn)方式中，所述金屬柱中的金屬為銅，所述金屬層中的金屬選自pb、sr、ta、zr、ti、cr、ru、mo、w、ir、ce、pt、co、ni或fe中的一種或包含以上至少一種金屬的合金。金屬層作為金屬柱的防護層，其組分中的金屬相對于銅在襯底中可具有更低的遷移速率，因此，在金屬層的銅層的表面覆蓋金屬層，在對襯底進行背部刻蝕處理時，可避免金屬柱內(nèi)的銅濺射到襯底中對芯片的可靠性造成影響。在本申請優(yōu)選實施例中，金屬層的金屬可選自pb、ti、ru、mo或co中的一種，以在實現(xiàn)避免銅進入襯底提高芯片可靠性的同時，降低加工成本。

5、在一種可能的實現(xiàn)方式中，所述金屬層的厚度大于等于200nm且小于等于20％所述通孔的高度。金屬柱為填充通孔的主體材料，其厚度較厚，基本與通孔的孔深一致。金屬柱在芯片的結(jié)構(gòu)中起到主要的電學連接性能。金屬層為覆蓋在金屬柱表面的涂層，其主要作用在襯底的背部刻蝕過程中保護金屬柱，因此，其厚度較薄。

6、第二方面，本申請?zhí)峁┮环N硅通孔結(jié)構(gòu)的制作方法，該制作方法包括：

7、提供具有盲孔的襯底；其中，所述盲孔的孔深方向為所述襯底的厚度方向，所述盲孔內(nèi)填充有第一金屬形成的金屬柱，所述盲孔的孔壁與所述金屬柱之間形成有絕緣層；

8、在所述盲孔的底部去除部分所述襯底直至所述盲孔形成通孔，以露出所述金屬柱；

9、在所述金屬柱的表面形成金屬層；

10、沿所述通孔的孔深方向所述繼續(xù)刻蝕所述襯底至所需尺寸。

11、本申請硅通孔結(jié)構(gòu)的制作方法，通過在金屬柱的表面形成金屬層，在后續(xù)對襯底進行刻蝕的過程中，可利用金屬層作為金屬柱的防護層，避免金屬柱的金屬因刻蝕進入到襯底中，對襯底造成污染。

12、在一種可選的實現(xiàn)方式中，利用磨削或切割工藝在所述盲孔的底部去除部分所述襯底直至所述盲孔形成通孔。

13、在一種可選的實現(xiàn)方式中，在所述金屬柱表面形成所述金屬層包括：通過濺射法、化學氣相沉積或物理氣相沉積形成所述金屬層。

14、在一種可選的實現(xiàn)方式中，通過所述化學氣相沉積形成所述金屬層所用的前驅(qū)體包括：五羰基鐵、八羰基二鈷、四羰基鎳、六氟乙酰丙酮鈀、烯丙基環(huán)戊二烯基鈀、雙苯鉻、三甲基(甲基環(huán)戊二烯基)合鉑、乙酰丙酮釕、乙酰丙酮基二羰基銠、irh(pf3)4、cr(pf3)6、mo(pf3)6或w(pf3)6中的一種。

15、第三方面，本申請還提供一種硅通孔結(jié)構(gòu)的制作方法，該制作方法包括：

16、提供具有盲孔的襯底；其中，所述盲孔的孔深方向為所述襯底的厚度方向，所述盲孔的內(nèi)壁形成有絕緣層，且在所述盲孔的孔底設有金屬層，所述金屬層的表面設有金屬柱；

17、在所述盲孔的底部去除部分所述襯底直至所述盲孔形成通孔，以露出所述金屬層；

18、沿所述通孔的孔深方向所述繼續(xù)刻蝕所述襯底至所需尺寸并使部分所述金屬柱露出。

19、本申請硅通孔結(jié)構(gòu)的制作方法，先在盲孔中依次形成金屬層和金屬柱，其中，在盲孔的孔深的方向，金屬層靠近襯底的背部設置，在對襯底進行背面刻蝕時，可利用金屬層作為金屬柱的防護層，避免金屬柱的金屬因刻蝕進入到襯底中，對襯底造成污染。

20、在一種可選的實現(xiàn)方式中，利用磨削工藝在所述盲孔的底部去除部分所述襯底直至所述盲孔形成通孔。

21、在一種可選的實現(xiàn)方式中，所述襯底與載板鍵合連接，所述載板包括基體和設于所述基體的導體布線，至少部分所述金屬柱與所述導體布線連接。

22、第四方面，本申請?zhí)峁┮环N電路板。該電路板包括至少兩個芯片和本申請的硅通孔結(jié)構(gòu)或包括利用本申請的制作方法形成的硅通孔結(jié)構(gòu)，所述至少兩個芯片通過所述硅通孔結(jié)構(gòu)連接。

23、第五方面，本申請?zhí)峁┮环N電子設備，該電子設備包括本申請的電路板。

24、本申請的電子設備，由于在制作過程中，在對襯底進行bvr過程時，可減少遷移速率更高的金屬柱中的金屬進入到襯底中，由遷移速率更低的金屬層中的金屬取代。由于金屬層中的金屬在襯底中遷移速率較低，其基本限定在襯底的表層，不會對襯底的功能區(qū)造成影響，進而可有助于提高芯片的可靠性。

25、本申請的電子設備，由于包括本申請的電路板，其可以達到的技術效果，可以參照上述第一方面中的相應效果描述，這里不再重復贅述。

技術特征：

1.一種硅通孔結(jié)構(gòu)，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的硅通孔結(jié)構(gòu)，其特征在于，所述金屬柱中的金屬為銅，所述金屬層中的金屬選自pb、sr、ta、zr、ti、cr、ru、mo、w、ir、ce、pt、co、ni或fe中的一種或包含以上至少一種金屬的合金。

3.根據(jù)權(quán)利要求2所述的硅通孔結(jié)構(gòu)，其特征在于，所述金屬層的厚度為大于等于200nm且小于等于20％所述通孔的高度。

4.一種硅通孔背面漏孔的制作方法，其特征在于，包括：

5.根據(jù)權(quán)利要求4所述的制作方法，其特征在于，在所述金屬柱表面形成所述金屬層包括：

6.根據(jù)權(quán)利要求5所述的制作方法，其特征在于，通過所述化學氣相沉積形成所述金屬層中所使用的前驅(qū)體包括：

7.一種硅通孔背面漏孔的制作方法，其特征在于，包括：

8.根據(jù)權(quán)利要求7所述的制作方法，其特征在于，利用磨削工藝在所述盲孔的底部去除部分所述襯底直至所述盲孔形成通孔。

9.根據(jù)權(quán)利要求4-8任一項所述的制作方法，其特征在于，所述襯底與載板鍵合連接，所述載板包括基體和設于所述基體的導體布線，至少部分所述金屬柱與所述導體布線連接。

10.一種電路板，其特征在于，包括至少兩個芯片和如權(quán)利要求1-3任一項所述的硅通孔結(jié)構(gòu)或包括利用如權(quán)利要求4-8任一項所述的制作方法形成的硅通孔結(jié)構(gòu)，所述至少兩個芯片通過所述硅通孔結(jié)構(gòu)連接。

11.一種電子設備，其特征在于，包括如權(quán)利要求10所述的電路板。

技術總結(jié)
本申請?zhí)峁┝艘环N硅通孔結(jié)構(gòu)、硅通孔背面漏孔的制作方法、電路板和電子設備。該硅通孔結(jié)構(gòu)包括襯底、金屬柱和金屬層；其中，襯底設有通孔，金屬柱填充于通孔內(nèi)，且與通孔的內(nèi)壁之間設有絕緣層。金屬層設于金屬柱的一側(cè)表面。金屬層中的金屬在襯底中的擴散速率小于金屬柱的金屬在襯底中的擴散速率。該結(jié)構(gòu)可減少BVR工藝中金屬銅在襯底中的殘留，進而提高芯片的可靠性。

技術研發(fā)人員：王成,朱繼鋒,劉鎰,王葉暢,董金文
受保護的技術使用者：華為技術有限公司
技術研發(fā)日：
技術公布日：2025/1/2