本公開內(nèi)容的實(shí)施例屬于集成電路結(jié)構(gòu)和處理領(lǐng)域，具體而言，是具有內(nèi)部間隔體襯墊的集成電路結(jié)構(gòu)，以及制造具有內(nèi)部間隔體襯墊的集成電路結(jié)構(gòu)的方法。

背景技術(shù)：

1、過(guò)去幾十年來(lái)，集成電路中特征的縮小是日益增長(zhǎng)的半導(dǎo)體工業(yè)背后的驅(qū)動(dòng)力。到越來(lái)越小的特征的縮小實(shí)現(xiàn)了功能單元在半導(dǎo)體芯片的有限占用區(qū)域上增大的密度。例如，收縮晶體管尺寸允許在芯片上包含增大數(shù)量的存儲(chǔ)或邏輯器件，導(dǎo)致制造出具有增大容量的產(chǎn)品。但對(duì)于越來(lái)越大容量的驅(qū)策并非沒(méi)有問(wèn)題。優(yōu)化每一個(gè)器件的性能的必要性變得日益顯著。

2、在集成電路器件的制造中，隨著器件尺寸不斷縮小，諸如三柵晶體管的多柵晶體管已經(jīng)變得更加普遍。在傳統(tǒng)工藝中，三柵晶體管通常在塊體硅襯底或絕緣體上硅襯底上制造。在一些情況下，優(yōu)選塊體硅襯底，因?yàn)樗鼈兊某杀据^低，并且因?yàn)樗鼈兡軌驅(qū)崿F(xiàn)不太復(fù)雜的三柵制造工藝。在另一方面，當(dāng)微電子器件尺寸縮小到小于10納米(nm)節(jié)點(diǎn)時(shí)，保持遷移率的改善和短溝道控制在器件制造中提出了挑戰(zhàn)。

3、然而，縮小多柵和納米線晶體管并非沒(méi)有后果。隨著微電子電路裝置的這些基本構(gòu)建塊的尺寸減小，以及隨著在給定區(qū)域中制造的基本構(gòu)建塊的絕對(duì)數(shù)量增加，對(duì)用于圖案化這些構(gòu)建塊的光刻工藝的約束已變得是壓倒性的。特別地，在半導(dǎo)體堆疊體中圖案化的特征的最小尺寸(臨界尺寸)與這些部件之間的間隔之間可能存在折衷。

技術(shù)實(shí)現(xiàn)思路

技術(shù)特征：

1.一種集成電路結(jié)構(gòu)，包括：

2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述內(nèi)部間隔體襯墊包括非晶硅。

3.根據(jù)權(quán)利要求2所述的集成電路結(jié)構(gòu)，其中，所述非晶硅具有小于1e15個(gè)原子/cm3的摻雜劑濃度。

4.根據(jù)權(quán)利要求1、2或3所述的集成電路結(jié)構(gòu)，其中，所述內(nèi)部間隔體襯墊具有在0.5-2納米的范圍內(nèi)的厚度。

5.根據(jù)權(quán)利要求1、2或3所述的集成電路結(jié)構(gòu)，其中，所述內(nèi)部柵極間隔體包括硅和氮。

6.根據(jù)權(quán)利要求1、2或3所述的集成電路結(jié)構(gòu)，其中，所述內(nèi)部柵極間隔體具有在1-5納米的范圍內(nèi)的厚度。

7.根據(jù)權(quán)利要求1、2或3所述的集成電路結(jié)構(gòu)，還包括在所述水平納米線的堆疊體的端部處的外延源極或漏極結(jié)構(gòu)，所述外延源極或漏極結(jié)構(gòu)與所述內(nèi)部間隔體襯墊接觸。

8.根據(jù)權(quán)利要求1、2或3所述的集成電路結(jié)構(gòu)，還包括在所述水平納米線的堆疊體下方的子鰭狀物結(jié)構(gòu)。

9.一種集成電路結(jié)構(gòu)，包括：

10.根據(jù)權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中，所述包括非晶硅的層具有小于1e15個(gè)原子/cm3的摻雜劑濃度，并且具有在0.5-2納米的范圍內(nèi)的厚度。

11.一種計(jì)算設(shè)備，包括：

12.根據(jù)權(quán)利要求11所述的計(jì)算設(shè)備，還包括：

13.根據(jù)權(quán)利要求11或12所述的計(jì)算設(shè)備，還包括：

14.根據(jù)權(quán)利要求11或12所述的計(jì)算設(shè)備，還包括：

15.根據(jù)權(quán)利要求11或12所述的計(jì)算設(shè)備，還包括：

16.根據(jù)權(quán)利要求11或12所述的計(jì)算設(shè)備，還包括：

17.根據(jù)權(quán)利要求11或12所述的計(jì)算設(shè)備，還包括：

18.根據(jù)權(quán)利要求11或12所述的計(jì)算設(shè)備，還包括：

19.根據(jù)權(quán)利要求11或12所述的計(jì)算設(shè)備，還包括：

20.根據(jù)權(quán)利要求11或12所述的計(jì)算設(shè)備，其中，所述部件是封裝的集成電路管芯。

技術(shù)總結(jié)
描述了具有內(nèi)部間隔體襯墊的集成電路結(jié)構(gòu)，以及制造具有內(nèi)部間隔體襯墊的集成電路結(jié)構(gòu)的方法。例如，集成電路結(jié)構(gòu)包括水平納米線的堆疊體。柵極結(jié)構(gòu)垂直圍繞水平納米線的堆疊體，水平納米線的堆疊體橫向延伸超過(guò)柵極結(jié)構(gòu)。內(nèi)部柵極間隔體在水平納米線的堆疊體中的垂直相鄰的水平納米線之間并且與柵極結(jié)構(gòu)橫向相鄰。內(nèi)部間隔體襯墊介于內(nèi)部柵極間隔體與水平納米線的堆疊體中的垂直相鄰的水平納米線之間，并且內(nèi)部間隔體襯墊介于內(nèi)部柵極間隔體與柵極結(jié)構(gòu)之間。

技術(shù)研發(fā)人員：L·P·古勒爾,M·哈桑,C·H·華萊士
受保護(hù)的技術(shù)使用者：英特爾公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2