本公開涉及高電子遷移率晶體管和半導體裝置。本公開進一步涉及各自包括高電子遷移率晶體管的高頻開關(guān)電路、功率放大器和無線通信終端。

背景技術(shù)：

1、專利文獻1公開了高電子遷移率晶體管(hemt：高電子遷移率晶體管，在下文中，簡稱為“hemt”)。hemt包括氮化物半導體，具體為gan，作為iii-v族化合物半導體。gan?hemt具有諸如高電壓電阻、高耐熱性、高飽和電子速度或高溝道電子濃度的特征。這種特征能夠?qū)崿F(xiàn)性能更高的更小的gan?hemt，促進gan?hemt應用于功率裝置和高頻裝置的發(fā)展。

2、gan?hemt包括：溝道層；間隔層，堆疊在溝道層上；以及阻擋層，堆疊在間隔層上。溝道層是載流子(電子)流經(jīng)的載流路徑。間隔層抑制合金散射。阻擋層將載流子誘導至溝道層與間隔層之間的介面。

3、在采用絕緣柵結(jié)構(gòu)(在下文中，簡稱為“mis(金屬絕緣半導體)類型”)的gan?hemt中，柵電極設置在阻擋層上，其中，絕緣層(柵極絕緣膜)介于柵電極與阻擋層之間。采用mis型能夠?qū)崿F(xiàn)gan?hemt的低損耗和高輸出。

4、引用列表

5、專利文獻

6、專利文獻1：日本公開第2018-56299號

技術(shù)實現(xiàn)思路

1、在gan?hemt的研究和開發(fā)過程中，本申請的發(fā)明人已經(jīng)確認了以下現(xiàn)象。載流子捕獲區(qū)域(載流子俘獲區(qū)域)存在于絕緣層與阻擋層之間的介面處、絕緣層的主體中和阻擋層的主體中。當高電場或高溫應力在驅(qū)動時重復地施加到gan?hemt時，載流子被捕獲在載流子捕獲區(qū)域中。捕獲載流子引起gan?hemt的閾值電壓的波動。

2、因此，期望有效地抑制或防止hemt和包括hemt的半導體裝置中的hemt的閾值電壓的波動。

3、根據(jù)本公開的第一實施方式的hemt包括：溝道層，載流子流經(jīng)該溝道層；一對相應的主電極，耦接至溝道層的一端和另一端；阻擋層，設置在溝道層并且誘導載流子；柵電極，設置在溝道層的中間部分，其中，阻擋層介于柵電極與溝道層之間；第一間隔層，設置在溝道層與阻擋層之間并且減少合金散射；以及第二間隔層，設置在第一間隔層與阻擋層之間與柵電極重疊的區(qū)域中并且捕獲載流子。

4、根據(jù)本公開的第二實施方式的半導體裝置包括hemt，其中，hemt包括：溝道層，載流子流經(jīng)該溝道層；一對相應的主電極，耦接至溝道層的一端和另一端，阻擋層，設置在溝道層并且誘導載流子；柵電極，設置在溝道層的中間部分，其中，阻擋層介于柵電極與溝道層之間；第一間隔層，設置在溝道層與所述阻擋層之間并且減少合金散射；以及第二間隔層，設置在第一間隔層與阻擋層之間與柵電極重疊的區(qū)域中并且捕獲載流子。

技術(shù)特征：

1.一種高電子遷移率晶體管，包括：

2.根據(jù)權(quán)利要求1所述的高電子遷移率晶體管，其中，所述第二間隔層的帶隙比所述第一間隔層的帶隙和所述阻擋層的帶隙窄且比所述溝道層的帶隙寬。

3.根據(jù)權(quán)利要求2所述的高電子遷移率晶體管，其中，所述第二間隔層具有形成為相對于所述第一間隔層的能量勢和所述阻擋層的能量勢朝向費米能級側(cè)彎曲的凹狀的能量勢。

4.根據(jù)權(quán)利要求1所述的高電子遷移率晶體管，其中，所述溝道層是氮化物半導體。

5.根據(jù)權(quán)利要求4所述的高電子遷移率晶體管，其中，所述溝道層是gan。

6.根據(jù)權(quán)利要求5所述的高電子遷移率晶體管，其中，所述阻擋層是帶隙比所述溝道層的帶隙寬的氮化物半導體。

7.根據(jù)權(quán)利要求6所述的高電子遷移率晶體管，其中，所述阻擋層是alx3in[1-x3]n，其中，滿足0＜x3＜1。

8.根據(jù)權(quán)利要求7所述的高電子遷移率晶體管，其中，所述第一間隔層是帶隙比所述溝道層的帶隙寬的氮化物半導體。

9.根據(jù)權(quán)利要求8所述的高電子遷移率晶體管，其中，所述第一間隔層是alx1iny1ga[1-x1-y1]n，其中，滿足0＜x1＜1、0≤y1＜1以及0＜x1+y1＜1。

10.根據(jù)權(quán)利要求9所述的高電子遷移率晶體管，其中，所述第二間隔層是帶隙比所述第一間隔層的帶隙和所述阻擋層的帶隙窄且比所述溝道層的帶隙寬的氮化物半導體。

11.根據(jù)權(quán)利要求10所述的高電子遷移率晶體管，其中，所述第二間隔層是alx2iny2ga[1-x2-y2]n，其中，滿足0＜x2＜1、0＜y2＜1以及0＜x2+y2＜1。

12.根據(jù)權(quán)利要求11所述的高電子遷移率晶體管，其中，所述第一間隔層的al組成分布在厚度方向上具有最大值并且ga組成分布在所述厚度方向上具有最小值。

13.根據(jù)權(quán)利要求12所述的高電子遷移率晶體管，其中，所述第二間隔層的al組成分布在所述厚度方向上具有最小值并且ga組成分布在所述厚度方向上具有最大值。

14.根據(jù)權(quán)利要求13所述的高電子遷移率晶體管，其中，

15.根據(jù)權(quán)利要求14所述的高電子遷移率晶體管，其中，

16.根據(jù)權(quán)利要求15所述的高電子遷移率晶體管，其中，in組成比從所述第二間隔層到所述阻擋層增加。

17.根據(jù)權(quán)利要求1所述的高電子遷移率晶體管，其中，所述第一間隔層的厚度比所述第二間隔層的厚度大。

18.根據(jù)權(quán)利要求17所述的高電子遷移率晶體管，其中，所述第一間隔層的厚度等于或大于0.5nm。

19.根據(jù)權(quán)利要求1所述的高電子遷移率晶體管，其中，在對所述柵電極施加正偏壓的狀態(tài)下，所述第二間隔層的導帶比費米能級和所述溝道層的導帶高。

20.一種包括高電子遷移率晶體管的半導體裝置，其中，

技術(shù)總結(jié)
本高電子遷移率晶體管包括：溝道層，載流子流經(jīng)該溝道層；一對主電極，分別連接至溝道層的一端和另一端；阻擋層，設置到溝道層并且誘導載流子；柵電極，設置到溝道層的中間部分，其中，阻擋層介于柵電極與溝道層之間；第一間隔層，設置在溝道層與阻擋層之間并且減少合金散射；以及第二間隔層，設置在第一間隔層與阻擋層之間與柵電極重疊的區(qū)域中并且捕獲載流子。

技術(shù)研發(fā)人員：齋藤竜舞
受保護的技術(shù)使用者：索尼半導體解決方案公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/30