本申請(qǐng)涉及半導(dǎo)體封裝，尤其涉及一種半導(dǎo)體封裝以及用于識(shí)別堆疊結(jié)構(gòu)中多個(gè)集成電路基板的方法。

背景技術(shù)：

1、為了進(jìn)一步提升系統(tǒng)性能、集成密度(integration?density)、信號(hào)傳輸速度及數(shù)據(jù)處理量，越來越多電子產(chǎn)品采用三維半導(dǎo)體封裝(three-dimensional?semiconductorpackaging，3d?semiconductor?packaging)技術(shù)。三維半導(dǎo)體封裝技術(shù)包括芯片對(duì)芯片堆疊(chip-on-chip?stacking)、芯片對(duì)晶圓堆疊(chip-on-wafer，cow)，以及晶圓對(duì)晶圓(wafer-on-wafer，wow)堆疊。舉例來說，晶圓對(duì)晶圓堆疊可通過垂直連接多個(gè)晶圓，實(shí)現(xiàn)多個(gè)芯片的垂直整合。在高性能計(jì)算(high-performance?computing)的應(yīng)用中，晶圓對(duì)晶圓堆疊可通過垂直整合多個(gè)處理器芯片與存儲(chǔ)器芯片，來提高計(jì)算速度和數(shù)據(jù)吞吐量。此外，晶圓對(duì)晶圓堆疊可應(yīng)用在存儲(chǔ)器裝置，以提高存儲(chǔ)密度和讀寫速度。

技術(shù)實(shí)現(xiàn)思路

1、本申請(qǐng)的實(shí)施例公開了一種半導(dǎo)體封裝以及用于識(shí)別堆疊結(jié)構(gòu)中多個(gè)集成電路基板的方法。

2、本申請(qǐng)的某些實(shí)施例包括一種半導(dǎo)體封裝。所述半導(dǎo)體封裝包括多個(gè)集成電路基板以及導(dǎo)電結(jié)構(gòu)。所述多個(gè)集成電路基板彼此上下堆疊。所述導(dǎo)電結(jié)構(gòu)穿過所述多個(gè)集成電路基板。每個(gè)集成電路基板包括耦接于所述導(dǎo)電結(jié)構(gòu)的識(shí)別電路。每個(gè)識(shí)別電路用以通過從所述導(dǎo)電結(jié)構(gòu)接收輸入信號(hào)并據(jù)以產(chǎn)生相對(duì)應(yīng)的集成電路基板的標(biāo)識(shí)符，來識(shí)別相對(duì)應(yīng)的所述集成電路基板。

3、本申請(qǐng)的某些實(shí)施例包括一種用于識(shí)別堆疊結(jié)構(gòu)中多個(gè)集成電路基板的方法。所述方法包括：當(dāng)每個(gè)集成電路基板均處于不可選取的狀態(tài)時(shí)，通過將第一標(biāo)識(shí)符指派給所述多個(gè)集成電路基板中的第一集成電路基板，來將所述第一集成電路基板從不可選取的狀態(tài)轉(zhuǎn)換成可選取的狀態(tài)；將輸入信號(hào)施加至導(dǎo)電結(jié)構(gòu)，所述導(dǎo)電結(jié)構(gòu)穿過所述堆疊中的所述多個(gè)集成電路基板；以及通過參照所述輸入信號(hào)并產(chǎn)生第二標(biāo)識(shí)符，來識(shí)別所述多個(gè)集成電路基板中的第二集成電路基板，其中所述第二集成電路基板與所述第一集成電路基板相鄰。

4、通過本申請(qǐng)所公開的識(shí)別方案，芯片/晶圓堆疊中的每一層均可根據(jù)堆疊層彼此之間的實(shí)體空間關(guān)系而被指派相對(duì)應(yīng)的唯一標(biāo)識(shí)符。本申請(qǐng)所公開的識(shí)別方案可根據(jù)相對(duì)應(yīng)的標(biāo)識(shí)符，個(gè)別地識(shí)別出堆疊層，從而確保系統(tǒng)功能可正確地執(zhí)行，并實(shí)現(xiàn)準(zhǔn)確的測(cè)試及失效分析。

技術(shù)特征：

1.一種半導(dǎo)體封裝，包括：

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其中所述多個(gè)集成電路基板各自的識(shí)別電路是以所述多個(gè)集成電路基板的空間布置順序，依序產(chǎn)生各自的標(biāo)識(shí)符。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其中所述多個(gè)集成電路基板包括：

4.根據(jù)權(quán)利要求3所述的半導(dǎo)體封裝，其中所述第一集成電路基板的識(shí)別電路包括第一耦合電路，所述第二集成電路基板的識(shí)別電路包括第二耦合電路；所述激勵(lì)信號(hào)通過所述第一耦合電路與所述第二耦合電路之間的無線耦合，從所述第一集成電路基板發(fā)送至所述第二集成電路基板。

5.根據(jù)權(quán)利要求4所述的半導(dǎo)體封裝，其中所述第一耦合電路與所述第二耦合電路均為電感性耦合電路或電容性耦合電路。

6.根據(jù)權(quán)利要求3所述的半導(dǎo)體封裝，其中所述第一集成電路基板的識(shí)別電路包括：存儲(chǔ)裝置，用以儲(chǔ)存所述第一集成電路基板的標(biāo)識(shí)符；

7.根據(jù)權(quán)利要求3所述的半導(dǎo)體封裝，其中所述第二集成電路基板的識(shí)別電路用以于所述第二集成電路基板尚未被識(shí)別時(shí)，回應(yīng)所述激勵(lì)信號(hào)來產(chǎn)生所述第二集成電路基板的標(biāo)識(shí)符；當(dāng)所述第二集成電路基板已被識(shí)別時(shí)，所述第二集成電路基板的標(biāo)識(shí)符不會(huì)被所述激勵(lì)信號(hào)修改。

8.根據(jù)權(quán)利要求3所述的半導(dǎo)體封裝，其中所述第二集成電路基板的識(shí)別電路包括：。

9.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其中所述導(dǎo)電結(jié)構(gòu)包括：

10.根據(jù)權(quán)利要求9所述的半導(dǎo)體封裝，其中每個(gè)識(shí)別電路包括：

11.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其中所述多個(gè)集成電路基板包括：

12.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，還包括：

13.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其中每個(gè)集成電路基板是動(dòng)態(tài)隨機(jī)存儲(chǔ)器。

14.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其中所述多個(gè)集成電路基板彼此相同。

15.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其中所述多個(gè)集成電路基板中的至少一集成電路基板與其他集成電路基板不相同。

16.一種用于識(shí)別堆疊結(jié)構(gòu)中多個(gè)集成電路基板的方法，包括：

17.根據(jù)權(quán)利要求16所述的方法，其中所述輸入信號(hào)指示出所述第一標(biāo)識(shí)符所對(duì)應(yīng)的地址；通過參照所述輸入信號(hào)并產(chǎn)生所述第二標(biāo)識(shí)符來識(shí)別所述第二集成電路基板的步驟包括：

18.根據(jù)權(quán)利要求17所述的方法，其中所述無線耦合是電感性耦合或電容性耦合。

19.根據(jù)權(quán)利要求16所述的方法，其中所述輸入信號(hào)是施加至所述導(dǎo)電結(jié)構(gòu)中第一導(dǎo)電路徑的參考電壓；所述導(dǎo)電結(jié)構(gòu)中第二導(dǎo)電路徑的兩端分別連接至不同的電位以形成具有多個(gè)節(jié)點(diǎn)的分壓器，而在所述第二導(dǎo)電路徑上相鄰兩個(gè)節(jié)點(diǎn)之間的區(qū)段作為所述分壓器的電阻性元件；通過參照所述輸入信號(hào)并產(chǎn)生所述第二標(biāo)識(shí)符來識(shí)別所述第二集成電路基板的步驟包括：

20.根據(jù)權(quán)利要求16所述的方法，還包括：

技術(shù)總結(jié)
本申請(qǐng)公開了一種半導(dǎo)體封裝以及用于識(shí)別堆疊結(jié)構(gòu)中多個(gè)集成電路基板的方法。所述半導(dǎo)體封裝包括多個(gè)集成電路基板以及導(dǎo)電結(jié)構(gòu)。所述多個(gè)集成電路基板彼此上下堆疊。所述導(dǎo)電結(jié)構(gòu)穿過所述多個(gè)集成電路基板。每個(gè)集成電路基板包括耦接于所述導(dǎo)電結(jié)構(gòu)的識(shí)別電路。每個(gè)識(shí)別電路用以通過從所述導(dǎo)電結(jié)構(gòu)接收輸入信號(hào)并據(jù)以產(chǎn)生相對(duì)應(yīng)的集成電路基板的標(biāo)識(shí)符，來識(shí)別相對(duì)應(yīng)的所述集成電路基板。所述半導(dǎo)體封裝的堆疊層能夠根據(jù)標(biāo)識(shí)符而被個(gè)別地識(shí)別，確保系統(tǒng)功能可正確地執(zhí)行，并實(shí)現(xiàn)準(zhǔn)確的測(cè)試及失效分析。

技術(shù)研發(fā)人員：陳文良,馬林
受保護(hù)的技術(shù)使用者：愛普科技股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2