本發(fā)明涉及半導體，尤其涉及一種半導體器件。

背景技術：

1、三維疊層互補晶體管包括垂直堆疊的n型晶體管和p型晶體管，消除了n型晶體管和p型晶體管的橫向間距，其允許進一步增大有效溝道寬度，從而利于提升半導體器件的工作性能和集成度。

2、但是，現(xiàn)有的三維疊層互補晶體管中，上層環(huán)柵晶體管和下層環(huán)柵晶體管包括的柵堆疊結(jié)構之間的寄生電容較大，導致三維疊層互補晶體管的交流特性較差。

技術實現(xiàn)思路

1、本發(fā)明的目的在于提供一種半導體器件，用于通過第一環(huán)柵晶體管包括的柵堆疊結(jié)構和/或第二環(huán)柵晶體管包括的柵堆疊結(jié)構位于交替層疊的第一介質(zhì)隔離層和第二介質(zhì)隔離層的外周，降低柵堆疊結(jié)構之間的寄生電容，改善半導體器件的交流特性。

2、為了實現(xiàn)上述目的，本發(fā)明提供了一種半導體器件，該半導體器件包括：半導體基底、第一環(huán)柵晶體管、第二環(huán)柵晶體管、絕緣層、以及第一介質(zhì)隔離層和第二介質(zhì)隔離層。第一環(huán)柵晶體管設置在半導體基底上。第二環(huán)柵晶體管設置在第一環(huán)柵晶體管的上方。第二環(huán)柵晶體管和第一環(huán)柵晶體管的導電類型相反。絕緣層設置在第一環(huán)柵晶體管包括的源/漏區(qū)與第二環(huán)柵晶體管包括的源/漏區(qū)之間。沿半導體基底的厚度方向，第一介質(zhì)隔離層和第二介質(zhì)隔離層交替層疊設置在第一環(huán)柵晶體管包括的溝道區(qū)和第二環(huán)柵晶體管包括的溝道區(qū)之間。第一環(huán)柵晶體管包括的柵堆疊結(jié)構和/或第二環(huán)柵晶體管包括的柵堆疊結(jié)構位于交替層疊的第一介質(zhì)隔離層和第二介質(zhì)隔離層的外周，交替層疊的第一介質(zhì)隔離層和第二介質(zhì)隔離層中位于底層和頂層的膜層均為第一介質(zhì)隔離層。

3、采用上述技術方案的情況下，本發(fā)明提供的半導體器件中，絕緣層可以將沿半導體基底的厚度方向間隔設置、且導電類型相反的兩個源/漏區(qū)電性隔離開，提高半導體器件的電學可靠性。另外，在第一環(huán)柵晶體管包括的溝道區(qū)和第二環(huán)柵晶體管包括的溝道區(qū)之間不僅設置有降低漏電和干擾的第一介質(zhì)隔離層，并且還設有與第一介質(zhì)隔離層交替層疊設置的第二介質(zhì)隔離層。此時，雖然為了確保絕緣層具有足夠的絕緣特性使得第一環(huán)柵晶體管和第二環(huán)柵晶體管的間距較大，并且溝道區(qū)之間存在沿半導體基底的厚度方向間隔分布的多層第一介質(zhì)隔離層，但是第二介質(zhì)隔離層的存在可以將相鄰第一介質(zhì)隔離層之間的空隙填充滿。此時，在形成柵堆疊結(jié)構時，第二介質(zhì)隔離層的存在可以阻擋柵堆疊結(jié)構填充在相鄰層第一介質(zhì)隔離層之間的空隙內(nèi)，使得第一環(huán)柵晶體管包括的柵堆疊結(jié)構和/或第二環(huán)柵晶體管包括的柵堆疊結(jié)構只是位于交替層疊的第一介質(zhì)隔離層和第二介質(zhì)隔離層的外周，從而可以增大中部介質(zhì)的厚度，利于降低柵堆疊結(jié)構之間的寄生電容，改善半導體器件的交流特性。

4、在一種示例中，上述第一介質(zhì)隔離層和第二介質(zhì)隔離層非一體成型。

5、在一種示例中，上述第二介質(zhì)隔離層的材料和第一介質(zhì)隔離層的材料相同。

6、在一種示例中，上述第二介質(zhì)隔離層的材料的介電常數(shù)小于第一介質(zhì)隔離層的材料的介電常數(shù)。

7、在一種示例中，上述第一介質(zhì)隔離層的材料包括：sin、sico和sicon中的至少一種。

8、在一種示例中，上述第二介質(zhì)隔離層的材料包括：sio2、sin、sico、sicon和sio2-sif4中的至少一種。

9、在一種示例中，上述第一介質(zhì)隔離層和/或第二介質(zhì)隔離層的厚度大于等于10nm、且小于等于30nm。

10、在一種示例中，上述半導體器件還包括柵極側(cè)墻。柵極側(cè)墻至少設置在柵堆疊結(jié)構沿自身長度方向的兩側(cè)。柵極側(cè)墻和第一介質(zhì)隔離層一體成型。

11、或，半導體器件還包括柵極側(cè)墻。柵極側(cè)墻至少設置在柵堆疊結(jié)構沿自身長度方向的兩側(cè)。柵極側(cè)墻包括沿柵堆疊結(jié)構的長度方向?qū)盈B設置的第一側(cè)墻和第二側(cè)墻。第二側(cè)墻設置在第一側(cè)墻背離柵堆疊結(jié)構的一側(cè)。第一側(cè)墻和第一介質(zhì)隔離層一體成型，第二側(cè)墻和第二介質(zhì)隔離層一體成型。

12、在一種示例中，上述第一環(huán)柵晶體管和/或第二環(huán)柵晶體管還包括內(nèi)側(cè)墻。內(nèi)側(cè)墻設置在柵堆疊結(jié)構和源/漏區(qū)之間。

13、在一種示例中，上述第一環(huán)柵晶體管和第二環(huán)柵晶體管包括的內(nèi)側(cè)墻一體成型。

14、在一種示例中，上述第一環(huán)柵晶體管包括的柵堆疊結(jié)構的材料不同于第二環(huán)柵晶體管包括的柵堆疊結(jié)構的材料。

技術特征：

1.一種半導體器件，其特征在于，包括：半導體基底；

2.根據(jù)權利要求1所述的半導體器件，其特征在于，所述第一介質(zhì)隔離層和所述第二介質(zhì)隔離層非一體成型。

3.根據(jù)權利要求1所述的半導體器件，其特征在于，所述第二介質(zhì)隔離層的材料和所述第一介質(zhì)隔離層的材料相同。

4.根據(jù)權利要求1所述的半導體器件，其特征在于，所述第二介質(zhì)隔離層的材料的介電常數(shù)小于所述第一介質(zhì)隔離層的材料的介電常數(shù)。

5.根據(jù)權利要求1所述的半導體器件，其特征在于，所述第一介質(zhì)隔離層的材料包括：sin、sico和sicon中的至少一種；

6.根據(jù)權利要求1所述的半導體器件，其特征在于，所述第一介質(zhì)隔離層和/或所述第二介質(zhì)隔離層的厚度大于等于10nm、且小于等于30nm。

7.根據(jù)權利要求1所述的半導體器件，其特征在于，所述半導體器件還包括柵極側(cè)墻；所述柵極側(cè)墻至少設置在所述柵堆疊結(jié)構沿自身長度方向的兩側(cè)；所述柵極側(cè)墻和所述第一介質(zhì)隔離層一體成型；

8.根據(jù)權利要求1所述的半導體器件，其特征在于，所述第一環(huán)柵晶體管和/或所述第二環(huán)柵晶體管還包括內(nèi)側(cè)墻；所述內(nèi)側(cè)墻設置在所述柵堆疊結(jié)構和所述源/漏區(qū)之間。

9.根據(jù)權利要求8所述的半導體器件，其特征在于，所述第一環(huán)柵晶體管和所述第二環(huán)柵晶體管包括的內(nèi)側(cè)墻一體成型。

10.根據(jù)權利要求1～9任一項所述的半導體器件，其特征在于，所述第一環(huán)柵晶體管包括的柵堆疊結(jié)構的材料不同于所述第二環(huán)柵晶體管包括的柵堆疊結(jié)構的材料。

技術總結(jié)
本發(fā)明公開一種半導體器件，涉及半導體技術領域，以降低柵堆疊結(jié)構之間的寄生電容，改善半導體器件的交流特性。半導體器件包括半導體基底、第一環(huán)柵晶體管、第二環(huán)柵晶體管、絕緣層、以及第一介質(zhì)隔離層和第二介質(zhì)隔離層。絕緣層設置在第一環(huán)柵晶體管包括的源/漏區(qū)與第二環(huán)柵晶體管包括的源/漏區(qū)之間。第一介質(zhì)隔離層和第二介質(zhì)隔離層交替層疊設置在第一環(huán)柵晶體管包括的溝道區(qū)和第二環(huán)柵晶體管包括的溝道區(qū)之間。第一環(huán)柵晶體管包括的柵堆疊結(jié)構和/或第二環(huán)柵晶體管包括的柵堆疊結(jié)構位于交替層疊的第一介質(zhì)隔離層和第二介質(zhì)隔離層的外周，交替層疊的第一介質(zhì)隔離層和第二介質(zhì)隔離層中位于底層和頂層的膜層均為第一介質(zhì)隔離層。

技術研發(fā)人員：李永亮,孫龍雨,雒懷志,羅軍
受保護的技術使用者：中國科學院微電子研究所
技術研發(fā)日：
技術公布日：2025/1/2