本技術(shù)屬于半導(dǎo)體集成電路制造領(lǐng)域，涉及一種bridge芯片混合鍵合封裝結(jié)構(gòu)。

背景技術(shù)：

1、隨著技術(shù)的發(fā)展，人工智能(ai)、高性能技術(shù)(high?performance?computing，簡(jiǎn)稱hpc)等超級(jí)計(jì)算生態(tài)系統(tǒng)被廣泛應(yīng)用，對(duì)于超級(jí)計(jì)算生態(tài)系統(tǒng)的封裝需要將數(shù)據(jù)中心cpu、gpu和內(nèi)存整合到一個(gè)集成設(shè)計(jì)中。如圖1所示，為一種混合鍵合封裝結(jié)構(gòu)，包括第一器件層01、soc芯片011、第二器件層02、功能芯片021、第一轉(zhuǎn)接層03(active?interposerwafer)、第二轉(zhuǎn)接層031、pcb板04、第一導(dǎo)電凸塊05、第二導(dǎo)電凸塊051及封裝層06，其采用了系統(tǒng)級(jí)封裝技術(shù)(soic?3d堆疊技術(shù))，其中soic的鍵合方案采用混合鍵合(hybridbonding)技術(shù)，使用銅對(duì)銅連接(cu-cu?interconnect)技術(shù)將具有soc芯片011的第一器件層01連接至轉(zhuǎn)接晶圓(active?interposer?wafer)(即，第一轉(zhuǎn)接層03)，可以實(shí)現(xiàn)10μm及以下間距的芯片互連，提供了卓越的鍵合間距和可擴(kuò)展性，使芯片更緊密地連接在一起，從而實(shí)現(xiàn)更快、更短的連接，但是由于混合鍵合的界面的介電層采用氧化物層，使制程的成本相對(duì)較高，且由于采用轉(zhuǎn)接晶圓進(jìn)行轉(zhuǎn)接，導(dǎo)致封裝結(jié)構(gòu)的尺寸較大，集成度較低，限制了封裝結(jié)構(gòu)的使用范圍。

2、因此，急需尋找一種能夠降低系統(tǒng)級(jí)封裝結(jié)構(gòu)的尺寸和制程成本并提升系統(tǒng)級(jí)封裝結(jié)構(gòu)的集成度的bridge芯片混合鍵合封裝結(jié)構(gòu)。

技術(shù)實(shí)現(xiàn)思路

1、鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本實(shí)用新型的目的在于提供一種bridge芯片混合鍵合封裝結(jié)構(gòu)，用于解決現(xiàn)有技術(shù)中系統(tǒng)級(jí)封裝結(jié)構(gòu)的尺寸較大、制程成本較高且集成度較低的問(wèn)題。

2、為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本實(shí)用新型提供了一種bridge芯片混合鍵合封裝結(jié)構(gòu)，包括：

3、第一器件層，包括至少一上表面設(shè)有多個(gè)間隔設(shè)置的第一電極的第一芯片；

4、bridge芯片，包括設(shè)于下表面的第一轉(zhuǎn)接電極及設(shè)于上表面的第二轉(zhuǎn)接電極，所述第一轉(zhuǎn)接電極與至少一所述第一電極電連接；

5、第二器件層，包括至少一下表面設(shè)有第二電極的第二芯片，所述第二電極與所述第二轉(zhuǎn)接電極電連接；

6、封裝層，至少覆蓋所述第一器件層和所述第二器件層的顯露側(cè)壁及所述bridge芯片的顯露表面；

7、導(dǎo)電柱，貫穿所述第一器件層上方的封裝層且底端與所述第一電極電連接；

8、重新布線層，位于所述封裝層的上表面且與所述導(dǎo)電柱的頂端電連接；

9、導(dǎo)電凸塊，位于所述重新布線層上表面且與所述重新布線層中的焊盤電連接。

10、可選地，所述第一芯片還包括第一芯片主體、覆蓋所述第一芯片主體上表面的第一介電層，所述第一電極貫穿所述第一介電層。

11、可選地，所述第一芯片包括soc芯片。

12、可選地，所述bridge芯片中的器件包括有源器件、無(wú)源器件。

13、可選地，所述bridge芯片的下表層設(shè)有第二介電層，所述第一轉(zhuǎn)接電極貫穿所述第二介電層。

14、可選地，所述第一器件層與所述bridge芯片之間的混合鍵合界面處的材質(zhì)相同。

15、可選地，所述第一轉(zhuǎn)接電極的材質(zhì)與所述第一電極的材質(zhì)相同。

16、可選地，所述第二電極的材質(zhì)與所述第二轉(zhuǎn)接電極的材質(zhì)相同。

17、可選地，所述封裝層、所述導(dǎo)電柱及所述第二器件層的上表面齊平。

18、可選地，所述重新布線層包括至少一交替層疊的導(dǎo)電互連層及介質(zhì)層，所述導(dǎo)電凸塊與所述重新布線層的頂層的所述導(dǎo)電互連層電連接，所述導(dǎo)電柱與所述重新布線層的底層的所述導(dǎo)電互連層電連接。

19、如上所述，本實(shí)用新型的bridge芯片混合鍵合封裝結(jié)構(gòu)通過(guò)將封裝結(jié)構(gòu)中進(jìn)行多芯片之間的轉(zhuǎn)接互連的轉(zhuǎn)接晶圓替換為所述bridge芯片，且所述bridge芯片與進(jìn)行轉(zhuǎn)接的所述第一器件層和所述第二器件層之間通過(guò)混合鍵合工藝鍵合，使芯片可以多層堆疊，實(shí)現(xiàn)多芯片的多維度互連，提高了封裝結(jié)構(gòu)的集成度及良率，縮小了封裝結(jié)構(gòu)的尺寸，擴(kuò)大了封裝結(jié)構(gòu)的應(yīng)用領(lǐng)域。此外由于所述bridge芯片與所述第一器件層及所述第二器件層之間的混合鍵合界面可以由氮化物及氧化物介電層轉(zhuǎn)變?yōu)橛袡C(jī)物介電層，降低了制程的成本，具有高度產(chǎn)業(yè)利用價(jià)值。

技術(shù)特征：

1.一種bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述第一芯片還包括第一芯片主體、覆蓋所述第一芯片主體上表面的第一介電層，所述第一電極貫穿所述第一介電層。

3.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述第一芯片包括soc芯片。

4.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述bridge芯片中的器件包括有源器件、無(wú)源器件。

5.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述bridge芯片的下表層設(shè)有第二介電層，所述第一轉(zhuǎn)接電極貫穿所述第二介電層。

6.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述第一器件層與所述bridge芯片之間的混合鍵合界面處的材質(zhì)相同。

7.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述第一轉(zhuǎn)接電極的材質(zhì)與所述第一電極的材質(zhì)相同。

8.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述第二電極的材質(zhì)與所述第二轉(zhuǎn)接電極的材質(zhì)相同。

9.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述封裝層、所述導(dǎo)電柱及所述第二器件層的上表面齊平。

10.根據(jù)權(quán)利要求1所述的bridge芯片混合鍵合封裝結(jié)構(gòu)，其特征在于：所述重新布線層包括至少一交替層疊的導(dǎo)電互連層及介質(zhì)層，所述導(dǎo)電凸塊與所述重新布線層的頂層的所述導(dǎo)電互連層電連接，所述導(dǎo)電柱與所述重新布線層的底層的所述導(dǎo)電互連層電連接。

技術(shù)總結(jié)
本技術(shù)提供一種Bridge芯片混合鍵合封裝結(jié)構(gòu)，該封裝結(jié)構(gòu)包括第一和二器件層、Bridge芯片、封裝層、導(dǎo)電柱、重新布線層及導(dǎo)電凸塊，其中，第一器件層包括設(shè)有第一電極的第一芯片；Bridge芯片包括第一、第二轉(zhuǎn)接電極，第一轉(zhuǎn)接電極與第一電極電連接；第二器件層包括與第二轉(zhuǎn)接電極電連接的第二電極的第二芯片；封裝層覆蓋第一、二器件層、介電層及Bridge芯片；導(dǎo)電柱貫穿封裝層且與第一電極電連接；重新布線層位于封裝層上表面且與導(dǎo)電柱電連接；導(dǎo)電凸塊位于重新布線層上表面。本技術(shù)將轉(zhuǎn)接晶圓替換為Bridge芯片進(jìn)行多芯片混合鍵合互連，降低了制程成本，縮小了封裝結(jié)構(gòu)尺寸，提高了封裝結(jié)構(gòu)的集成度。

技術(shù)研發(fā)人員：薛興濤,蔡奇風(fēng),陳彥亨
受保護(hù)的技術(shù)使用者：盛合晶微半導(dǎo)體（江陰）有限公司
技術(shù)研發(fā)日：20240509
技術(shù)公布日：2025/1/2