專利名稱:用于消除浮體效應(yīng)的soi半導(dǎo)體集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及絕緣體上硅薄膜(SOI)技術(shù)，更具體而言涉及一種用于消除SOI MOSFET中浮體效應(yīng)的SOI半導(dǎo)體集成電路和制造該電路的方法。
背景技術(shù)：
在半導(dǎo)體制造工業(yè)中，為減少寄生電容和電阻以提高半導(dǎo)體集成電路的運(yùn)行速度投入了許多關(guān)注。
由于其固有的優(yōu)點(diǎn)例如較小的結(jié)電容和較好的器件隔離，SOI MOSFET已被證實(shí)在低功率、高速超大規(guī)模集成電路(VLSI)應(yīng)用方面優(yōu)于體型(bulk)硅MOSFET。
此外，在SOI器件中有許多優(yōu)點(diǎn)，例如對(duì)軟錯(cuò)誤較好的抗擾度，動(dòng)態(tài)功率減少，甚至在提高的封裝密度下的閉鎖電阻的改善。
盡管SOI器件具有上述顯著特征，由于材料處理和器件設(shè)計(jì)方面的技術(shù)問題SOI集成電路尚未商業(yè)上那麼成功。
圖1示出按照現(xiàn)有技術(shù)的一種SOI MOSFET的典型結(jié)構(gòu)。SOI MOSFET包括柵極20，柵介質(zhì)21，絕緣層15上的源23和漏24。絕緣層15的背部表面與支承襯底10接觸。
由于SOI MOSFET的體區(qū)30由絕緣層15絕緣，它是電學(xué)上絕緣的并且因此它的電壓隨施加在或者源區(qū)23，或者漏區(qū)24或者柵極20上的電壓變化。
SOI MOSFET中體區(qū)30的電壓波動(dòng)，所謂的浮體效應(yīng)(FBE，floatingbody effect)導(dǎo)致對(duì)SOI器件正常工作的有害效應(yīng)。這些有害效應(yīng)中最常見的是扭結(jié)效應(yīng)和雙極型效應(yīng)。
當(dāng)器件的溝道區(qū)被局部耗盡并且施加高漏電壓時(shí)，器件中產(chǎn)生的電場(chǎng)在漏區(qū)24附近產(chǎn)生碰撞電離。
因此，如果SOI MOSFET是一種SOI N-MOSFET，產(chǎn)生的空穴被注入體中由此產(chǎn)生正的帶電體。積聚在體30中的該正電荷的第一后果是體電位的增加導(dǎo)致SOI MOSFET閥電壓(VT)的降低。
由于閥電壓的降低提高漏極電流，閥電壓的變化在SOI MOSFET的輸出特性曲線中表現(xiàn)為扭結(jié)。
由于MOSFET包括一橫向雙極型晶體管，即n-p-n結(jié)構(gòu)23，30和24，電壓增加的另一后果是橫向雙極型結(jié)構(gòu)的最后接通。
當(dāng)MOSFET的體30被正向偏置時(shí)，源體(23-30)結(jié)，對(duì)應(yīng)于橫向n-p-n結(jié)構(gòu)的發(fā)射極-基極結(jié)，變?yōu)榍跋蚱猛瑫r(shí)電子由源23注入到體區(qū)30。
到達(dá)漏耗盡區(qū)的注入的電子添加到漏極電流。因此，漏極電流主要由寄生雙極型晶體管控制而不是由柵極控制下的溝道電路控制。
該效應(yīng)稱為寄生“雙極”效應(yīng)。SOI MOSFET的寄生雙極作用誘發(fā)特別是在開關(guān)電路中的“動(dòng)態(tài)漏泄電流”(DLC)。
在如圖2A中所示的MUX(復(fù)用器，multiplexer)電路中，如果在節(jié)點(diǎn)A和B施加的電壓高，則輸出節(jié)點(diǎn)C將高?，F(xiàn)在，節(jié)點(diǎn)A的柵電壓被接通到一低電壓。則輸出節(jié)點(diǎn)C應(yīng)保持在高電壓。
但是，在節(jié)點(diǎn)A和C分別保持低電壓和高電壓的狀態(tài)下，如果節(jié)點(diǎn)B的電壓因?yàn)槟承┰蚪油ǖ降碗妷?，?jié)點(diǎn)C的輸出電壓由于寄生雙極效應(yīng)的動(dòng)態(tài)漏泄機(jī)制即刻下降。
圖2B示出按照現(xiàn)有技術(shù)的復(fù)用器電路中節(jié)點(diǎn)C處輸出電壓的即刻下降。這里，x軸表示時(shí)間(t)而y軸表示節(jié)點(diǎn)C的電壓。
為了校正由于在SOI MOSFET中觀察到的浮體效應(yīng)導(dǎo)致的那些有害效應(yīng)，已提出幾種技術(shù)方法。
例如，F(xiàn).Assaderaghi等人在他們的題目為，用于很低電壓運(yùn)行的一種動(dòng)態(tài)閾電壓MOSFET(DTMOS)，IEEE Electron Device Lett.，第510-512頁，15卷，12期，1994年發(fā)表的技術(shù)論文中提出一種用于減少浮體效應(yīng)的技術(shù)。
F.Assaderaghi等人試圖通過將浮體與SOI MOSFET的柵連接在一起消除浮體效應(yīng)。但是，由于在保持源和漏低時(shí)柵電壓高的情況下動(dòng)態(tài)漏泄電流不可能在源和漏之間被避免，他們指出，他們的方法只適用于低電壓運(yùn)行。
作為解決SOI器件中浮體問題的另一方法，J.W.Sleight等人在題目為，SOI晶體管密集肖特基體接觸技術(shù)的DC和瞬態(tài)特性，IEEE Transactions onElectron Devices，替1451-1456頁，46卷，7期，1999年7月發(fā)表的技術(shù)論文中提出一種新的肖特基體接觸技術(shù)。
后面的技術(shù)論文中提出一種用于體接觸局部耗盡SOI晶體管的自調(diào)整肖特基二極管方法。在他們的論文中，肖特基二極管被置于源/漏端，使得浮體被連接在源/漏區(qū)。
圖3A和3B為按照現(xiàn)有技術(shù)的實(shí)現(xiàn)分別連接在源/漏和柵的體接觸的設(shè)計(jì)簡圖。參照?qǐng)D3A，n+源23經(jīng)p+區(qū)31連接在體30。
參照?qǐng)D3B示出的按照第一種現(xiàn)有技術(shù)的柵體接觸，體30經(jīng)電接觸33與柵極20電學(xué)上連接。
但是，必須指出在現(xiàn)有技術(shù)中公開的或者與源或者與柵的體接觸結(jié)構(gòu)在其商業(yè)化SOI集成電路的應(yīng)用中具有根本性的限制。
即，由于在整個(gè)電路中只有易于受到動(dòng)態(tài)漏泄電路損壞的薄弱部分通過按照現(xiàn)有技術(shù)的接觸浮體被人工糾正，解決SOI集成電路中固有的浮體問題是困難的。
例如，在包括制造在SOI襯底上的64位微處理器的150萬晶體管中通常只有5～10萬晶體管為體接觸的以校正浮體效應(yīng)。
鑒于這些問題，在技術(shù)中有必要設(shè)計(jì)一種用于基本上消除SOI半導(dǎo)體集成電路中浮體效應(yīng)的方法和結(jié)構(gòu)，它不受這些限制。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的在于提供一種消除SOI集成電路中浮體效應(yīng)的技術(shù)。本發(fā)明的另一目的在于提供一種解決SOI集成電路中扭結(jié)效應(yīng)的技術(shù)。
而本發(fā)明的另一目的在于提供一種消除SOI集成電路中寄生雙極效應(yīng)和由此的動(dòng)態(tài)漏泄電路的技術(shù)。
本發(fā)明的還一目的在于提供一種消除浮體效應(yīng)的技術(shù)，它適用于商業(yè)化SOI產(chǎn)品。
本發(fā)明的再一目的在于提供一種具有保持常規(guī)設(shè)計(jì)兼容性的消除浮體效應(yīng)的完整解決方案。
按照本發(fā)明的寬泛的方面，提供具有體延伸部分的SOI半導(dǎo)體集成電路，體延伸部分將SOI MOSFET的體區(qū)與與電源線或地線連接的體線連接，以及制造SOI半導(dǎo)體集成電路的方法。
按照本發(fā)明的SOI集成電路包括至少一個(gè)由絕緣體包圍的隔離的SOIMOSFET，在SOI MOSFET一側(cè)布置的體線和將SOI MOSFET體區(qū)的側(cè)壁與體線電學(xué)上連接的體延伸部分。因此，許多SOI MOSFET可布置在體線的一側(cè)。此外，許多SOI MOSFET可布置在體線的兩側(cè)。
SOI MOSFET形成在SOI襯底的預(yù)定區(qū)上，SOI襯底有支承襯底，層疊在支承襯底上的埋式絕緣層和層疊在埋式絕緣層上的半導(dǎo)體層。更為詳細(xì)地，SOI MOSFET包括由隔離層包圍的晶體管有源區(qū)，隔離層形成在半導(dǎo)體層的被選擇區(qū)，以及與晶體管有源區(qū)相交的絕緣的柵圖案。體線同樣由隔離層包圍。結(jié)果，晶體管有源區(qū)和體線的側(cè)壁由與埋式絕緣層相接觸的隔離層包圍。
體延伸部分是由晶體管有源區(qū)的側(cè)壁延伸至體線由此將晶體管有源區(qū)與體線電學(xué)上連接。體延伸部分比晶體管有源區(qū)薄。同樣，體延伸部分的上表面覆有體絕緣層。
柵絕緣層插在絕緣的柵圖案和晶體管有源區(qū)之間并且絕緣的柵圖案的一端與體絕緣層重疊。體絕緣層比柵絕緣層厚。于是，可以防止反型溝道與施加給該絕緣的柵圖案的電壓無關(guān)地形成在體延伸部分。
結(jié)果，實(shí)現(xiàn)在整個(gè)SOI集成電路中沒有浮體的一種改進(jìn)的SOI MOSFET成為可能。
制造SOI集成電路的一種方法包括在SOI襯底上形成至少一個(gè)SOIMOSFET，形成在SOI MOSFET一側(cè)布置的體線和形成將SOI MOSFET的體區(qū)與體線電學(xué)上連接的體延伸部分。這里，SOI襯底由支承襯底，形成在支承襯底上的埋式絕緣層和形成在埋式絕緣層上的半導(dǎo)體層組成。于是，許多SOI MOSFET可被形成在體線的一側(cè)或位線的兩側(cè)。
形成SOI MOSFET，體線和體延伸部分的方法包括刻蝕半導(dǎo)體層的預(yù)定區(qū)以形成限定至少一個(gè)隔離的晶體管有源區(qū)和在晶體管有源區(qū)一側(cè)的體線有源區(qū)的溝槽區(qū)。溝槽區(qū)的深度小于半導(dǎo)體層的厚度。于是，半導(dǎo)體剩余層，它比半導(dǎo)體層薄，存在于溝槽區(qū)的底部。半導(dǎo)體剩余層的預(yù)定區(qū)隨后被選擇地刻蝕直到露出埋式絕緣層，由此留下連接晶體管有源區(qū)和體線的體延伸部分。因此，露出埋式絕緣層的隔離區(qū)被形成。結(jié)果，隔離區(qū)比露出體延伸部分的溝槽區(qū)深。
隨后，體絕緣層和隔離層被分別形成在露出體延伸部分的溝槽區(qū)中和露出埋式絕緣層的隔離區(qū)中。與晶體管有源區(qū)相交的絕緣的柵圖案被形成。柵圖案被形成使得柵圖案的一端與體絕緣層重疊。這里，柵絕緣層被形成在柵圖案和晶體管有源區(qū)之間。體絕緣層比柵絕緣層厚。于是，即使在工作電壓范圍內(nèi)的預(yù)定電壓被施加給柵圖案，它可是防止反型溝道形成在體絕緣層下的體延伸部分。具有與半導(dǎo)體層，即，SOI MOSFET的體區(qū)，相同導(dǎo)電類型的雜質(zhì)離子被注入到體線有源區(qū)以形成具有低電阻率的體線。



從對(duì)結(jié)合本發(fā)明優(yōu)選實(shí)施例的附圖的制造工藝和結(jié)構(gòu)的描述，本發(fā)明的其它特征將得以明晰，它們不應(yīng)被認(rèn)為對(duì)本發(fā)明是限制性的，而只是用于解釋和理解。附圖中圖1為說明按照現(xiàn)有技術(shù)的一種典型的SOI MOSFET的示意性截面圖。
圖2A和2B分別為用于說明常規(guī)SOI集成電路中由于浮體效應(yīng)出現(xiàn)的動(dòng)態(tài)漏泄電流的復(fù)用器電路和輸出波形。
圖3A和3B為按照現(xiàn)有技術(shù)的體接觸的SOI MOSFET的示意性設(shè)計(jì)圖。
圖4A為按照本發(fā)明一優(yōu)選實(shí)施例的SOI集成電路的頂視圖。
圖4B為按照本發(fā)明另一優(yōu)選實(shí)施例的SOI集成電路的頂視圖。
圖5為按照本發(fā)明優(yōu)選實(shí)施例的SOI集成電路的示意性透視圖。
圖6A至11A為沿圖4A中I-I′線的截面圖用于說明按照本發(fā)明的制造SOI集成電路的方法。
圖6B至11B為沿圖4A中II-II′線的截面圖用于說明按照本發(fā)明的制造SOI集成電路的方法。
圖6C至11C為沿圖4A中III-III’線的截面圖用于說明按照本發(fā)明的制造SOI集成電路的方法。
具體實(shí)施方式
參照附圖本發(fā)明將被詳細(xì)地解釋。
圖4A和5分別為示出按照本發(fā)明實(shí)施例的SOI集成電路一部分的頂視圖和透視圖。
現(xiàn)在，參照?qǐng)D4A和5將解釋包括N-MOSFET的SOI集成電路。但是，本發(fā)明可被容易地應(yīng)用于包括P-MOSFET的SOI集成電路。同樣，本發(fā)明可被容易地改變用于包括N-MOSFET和P-MOSFET的SOI集成電路。
參考圖4A和5，至少一個(gè)隔離的晶體管有源區(qū)1a位于SOI襯底的預(yù)定區(qū)。體線1b布置在晶體管有源區(qū)1a的一側(cè)。詳細(xì)地，晶體管有源區(qū)1a可布置在體線1b的一側(cè)。體線1b與從晶體管有源區(qū)1a延伸出的體延伸部分1e電學(xué)上連接。同樣，體線1b優(yōu)選具有直線形狀。這里，SOI襯底由支承襯底53，層疊在支承襯底53上的埋式絕緣層51，和層疊在埋式絕緣層51上的半導(dǎo)體層組成。半導(dǎo)體層具有第一導(dǎo)電類型。第一導(dǎo)電類型可為P型或N型。如果半導(dǎo)體層為P型，一SOI N-MOSFET形成在半導(dǎo)體層上。與此不同，如果半導(dǎo)體層為N型，一SOI P-MOSFET形成在半導(dǎo)體層上。半導(dǎo)體層可為硅層，鍺層或化合物半導(dǎo)體層。
晶體管有源區(qū)1a，體線1b和體延伸部分1e由半導(dǎo)體層的一些部分構(gòu)成。同樣，這三個(gè)區(qū)具有相同的導(dǎo)電類型。體延伸部分1e比晶體管有源區(qū)1a和體線1b薄，并且體延伸部分1e的下表面與埋式絕緣層51接觸。于是，體延伸部分1e的上表面比晶體管有源區(qū)1a和體線1b的上表面低。體延伸部分1e的上表面覆有體絕緣層3a。同樣，晶體管有源區(qū)1a，體線1b和體延伸部分1e周圍的埋式絕緣層51覆有隔離層(未示出)。
包括柵極5的絕緣的柵圖案在晶體管有源區(qū)1a的上方層疊。柵極5與晶體管有源區(qū)1a相交，并且柵極5的一端與體絕緣層3a重疊。柵絕緣層(未示出)插在柵極5和晶體管有源區(qū)1a之間。柵絕緣層比體絕緣層3a薄。于是，即使工作電壓被施加給柵極5，可以防止反型溝道在體絕緣層3a下的體延伸部分1e形成。
第二導(dǎo)電類型的源區(qū)1s形成在位于柵極5一側(cè)的晶體管區(qū)1a上，而第二導(dǎo)電類型的漏區(qū)1d形成在位于柵極5另一側(cè)的晶體管區(qū)1a上。因此，柵極5下的晶體管有源區(qū)1a對(duì)應(yīng)于包括溝道區(qū)的體區(qū)1c。柵極5，源/漏區(qū)1s和1d，以及體區(qū)1c構(gòu)成一SOI MOSFET。此外，一絕緣墊(未示出)可形成在柵極5或包括柵極5的柵圖案的側(cè)壁上。金屬硅化物層(未示出)可被選擇性地層疊在源/漏區(qū)1s和1d和體線1b上。由于存在絕緣墊金屬硅化物層與柵極5電學(xué)上隔離。同樣，金屬硅化物層可進(jìn)一步層疊在柵極5上。
包括SOI MOSFET和金屬硅化物層的SOI襯底覆有一層間絕緣層(未示出)。互連線9例如電源線或地線被布置在層間絕緣層上。互連線9經(jīng)穿透層間絕緣層一部分的接觸孔與體線1b電學(xué)上連接。這里，如果SOIMOSFET為一P-MOSFET，互連線對(duì)應(yīng)于電源線。與此不同，如果SOIMOSFET為一N-MOSFET，互連線對(duì)應(yīng)于地線。
同時(shí)，如圖4B所示，許多SOI MOSFET可布置在體線1b的兩側(cè)。這里，每個(gè)SOI MOSFET具有與在圖4A和5中描述的SOI MOSFET相同的結(jié)構(gòu)。
圖6A至11A，圖6B至11B和圖6C至11C為說明按照本發(fā)明的SOI集成電路制造方法的截面圖。這里，圖6A至11A為沿圖4A I-I′線的截面圖，而圖6B至11B為沿圖4A II-II′線的截面圖。同樣，圖6C至11C為沿圖4AIII-III’線的截面圖。
參照?qǐng)D6A，6B和6C，溝槽掩模層60形成在SOI襯底2上。SOI襯底2由支承襯底53，形成在支承襯底53上的埋式絕緣層51和形成在埋式絕緣層51上的半導(dǎo)體層1構(gòu)成。這里，半導(dǎo)體層1具有第一導(dǎo)電類型例如P型。但是，第一導(dǎo)電類型可為N型。于是，溝槽掩模層60形成在第一導(dǎo)電類型的半導(dǎo)體層1上。溝槽掩模層60包括順序?qū)盈B的填充氧化物層55和填充氮化物層57。此外，溝槽掩模層可還包括形成在填充氮化物層57上的硬掩模層59。硬掩模層59優(yōu)選由相對(duì)于半導(dǎo)體層1例如硅層具有高刻蝕選擇性的CVD氧化物層構(gòu)成。第一光致抗蝕劑圖案61形成在溝槽掩模層60上。至少一個(gè)光致抗蝕劑圖案61限定至少一個(gè)隔離的晶體管有源區(qū)。另一個(gè)在晶體管有源區(qū)的一側(cè)限定體線有源區(qū)。
參照?qǐng)D7A，7B和7C，用第一光致抗蝕劑圖案61作為刻蝕掩?？涛g溝槽掩模層60直到露出半導(dǎo)體層1。結(jié)果，至少一個(gè)第一溝槽掩模圖案60a和一第二溝槽掩模圖案60b被形成。第一溝槽掩模圖案60a包括順序?qū)盈B的第一填充氧化物圖案55a，第一填充氮化物圖案57a和第一硬掩模圖案59a。同樣地，第二溝槽掩模圖案60b包括順序?qū)盈B的第二填充氧化物圖案55b，第二填充氮化物圖案57b和第二硬掩模圖案59b。然后第一光致抗蝕劑圖案61被除去。
隨后，用第一和第二溝槽掩模圖案60a和60b作為刻蝕掩?？涛g露出的半導(dǎo)體層1，以由此形成溝槽區(qū)T1。此時(shí)，露出的半導(dǎo)體層1被刻蝕到預(yù)定的厚度，該厚度小于半導(dǎo)體層1的厚度。結(jié)果，半導(dǎo)體剩余層存在于溝槽區(qū)T1的底部。同樣，至少一個(gè)晶體管有源區(qū)1a和體線有源區(qū)1b由溝槽區(qū)T1限定。因此，晶體管有源區(qū)1a和體線有源區(qū)1b外側(cè)的埋式絕緣層51仍覆有半導(dǎo)體剩余層。
參照?qǐng)D8A，8B和8C，第二光致抗蝕劑圖案63形成在半導(dǎo)體剩余層的預(yù)定區(qū)上。第二光致抗蝕劑圖案63覆蓋晶體管有源區(qū)1a和體線有源區(qū)1b之間的半導(dǎo)體剩余層的一部分，如圖8A和8C所示。用第二光致抗蝕劑圖案63和第一和第二溝槽掩模圖案60a和60b作為刻蝕掩?？涛g半導(dǎo)體剩余層，直到露出埋式絕緣層51。結(jié)果，露出埋式絕緣層51的隔離區(qū)T2被形成。此時(shí)，由半導(dǎo)體剩余層一部分組成的體延伸部分1e同樣形成在第二光致抗蝕劑圖案63下，如圖8A和8C所示。因此，體線有源區(qū)1b經(jīng)體延伸部分1e與晶體管有源區(qū)1a電學(xué)上連接。
參照?qǐng)D9A，9B和9C，第二光致抗蝕劑圖案63被除去。絕緣層例如CVD氧化物層被形成在包括溝槽區(qū)T1和隔離區(qū)T2的襯底整個(gè)表面上。此時(shí)，優(yōu)選溝槽區(qū)T1和隔離區(qū)T2被完全填充以絕緣層。
然后絕緣層被平面化直到露出第一和第二溝槽掩模圖案60a和60b，由此不僅在埋式絕緣層51上形成隔離層3b還在體延伸部分1e上形成體絕緣層3a。此時(shí)，第一和第二填充氮化物圖案57a和57b作為刻蝕阻擋劑。于是，如果溝槽掩模層60包括CVD氧化物層59，第一和第二硬掩模圖案59a和59b在平面化工藝?yán)绶纯涛g工藝或CMP(化學(xué)機(jī)械拋光)工藝過程中被除去。結(jié)果第一和第二改變的溝槽掩模圖案60a′和60b′在體絕緣層3a和隔離層3b形成后被留下。
參照?qǐng)D10A，10B和10C，第一和第二改變的溝槽掩模圖案60a′和60b′然后采用常規(guī)技術(shù)除去，以由此露出晶體管有源區(qū)1a和體線有源區(qū)1b。柵絕緣層65形成在露出的晶體管有源區(qū)1a和露出的體線有源區(qū)1b上。柵材料層形成在包括絕緣層65的襯底整個(gè)表面上。柵材料層通過順序?qū)盈B一導(dǎo)電層和一帽蓋絕緣層形成。優(yōu)選，導(dǎo)電層由摻雜多晶硅層構(gòu)成而帽蓋絕緣層由CVD氧化物層或氮化硅層構(gòu)成。另一方面，柵材料層可只由導(dǎo)電層構(gòu)成。
然后柵材料層被構(gòu)圖以形成與晶體管有源區(qū)1a相交的絕緣的柵圖案67。同樣，柵圖案67的一端與體絕緣層3a重疊，如圖10A和10C所示。如果柵材料層通過順序?qū)盈B導(dǎo)電層和帽蓋絕緣層形成，絕緣的柵圖案67包括由導(dǎo)電層構(gòu)成的柵極5和由帽蓋絕緣層構(gòu)成的帽蓋絕緣層圖案6。但是，如果帽蓋絕緣層的形成被省略，絕緣的柵圖案67僅由柵極5構(gòu)成。
用柵圖案67作為注入掩模將第二導(dǎo)電類型的雜質(zhì)選擇性地注入晶體管有源區(qū)1a，由此在柵圖案67兩側(cè)分別形成低濃度雜質(zhì)區(qū)1s′和1d′。第二導(dǎo)電類型與第一導(dǎo)電類型相反。例如，如果第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。低濃度雜質(zhì)區(qū)1s′和1d′之間的晶體管有源區(qū)1a對(duì)應(yīng)于體區(qū)1c。體區(qū)1c包括位于柵圖案67下方的溝道區(qū)。
參照?qǐng)D11A，11B和11C，采用常規(guī)技術(shù)將絕緣墊69然后形成在絕緣的柵圖案67的側(cè)壁上。絕緣墊69由氧化硅層或氮化硅層構(gòu)成。隨后，采用柵圖案67和絕緣墊69作為注入掩模將第二導(dǎo)電類型的雜質(zhì)選擇性地注入晶體管有源區(qū)1a，由此在柵圖案67的兩側(cè)形成高濃度雜質(zhì)區(qū)1s″和1d″。結(jié)果高濃度雜質(zhì)區(qū)1s″和1d″存在于絕緣墊69的下方。于是，LDD(輕摻雜漏)型源和漏區(qū)1s和1d形成在柵圖案67的兩側(cè)。因此，體區(qū)1c經(jīng)體延伸部分1e與體線有源區(qū)1b電學(xué)上連接，如圖11A，11B和11C所示。這里，柵極5，源/漏區(qū)1s和1d，以及體區(qū)1c構(gòu)成一SOI MOSFET。
第一導(dǎo)電類型的雜質(zhì)被選擇性地注入體線有源區(qū)1b以便形成具有較低電阻的體線1b。對(duì)所得結(jié)構(gòu)的表面施以清理工藝，由此露出源和漏區(qū)1s和1d以及體線1b的表面。采用常規(guī)的SALICIDE(自調(diào)整硅化，self-alignedsilicide)工藝金屬硅化物層71不僅可選擇性地形成在露出的源和漏區(qū)1s和1d上而且可形成在露出的體線1b上。金屬硅化物層71由難熔金屬硅化物層例如硅化鈦層，硅化鉭層或硅化鈷層構(gòu)成。如果柵圖案67僅由柵極5構(gòu)成，金屬硅化物層71同樣形成在柵極5上。
層間絕緣層(未示出)形成在包括金屬硅化物層71的襯底整個(gè)表面。層間絕緣層被構(gòu)圖以形成露出體線1b一部分的接觸孔7(見圖4)。填充接觸孔7的導(dǎo)電層形成在層間絕緣層上并被構(gòu)圖以形成經(jīng)接觸孔7與體線1b電學(xué)上連接的互連線9(見圖4和5)。互連線9可為電源線或地線。例如，如果SOI MOSFET為N-MOSFET，互連線9對(duì)應(yīng)于地線。與此不同，如果SOI MOSFET為P-MOSFET，互連線對(duì)應(yīng)于電源線。
如上所述，按照本發(fā)明，可以防止SOI MOSFET的體區(qū)電學(xué)上浮動(dòng)。因此，可以實(shí)現(xiàn)可靠的和小型的SOI集成電路。
雖然借助其實(shí)施例本發(fā)明得以說明和描述，那些本領(lǐng)域的技術(shù)人員應(yīng)該理解，在這里或那里可進(jìn)行各種其它變化，省略和添加而不偏離本發(fā)明的精神和范圍。
因此，本發(fā)明不應(yīng)被理解為受限于上面稱述的特定實(shí)施例，而是包括可體現(xiàn)在包含并等價(jià)于權(quán)利要求
中所稱述的特征范圍內(nèi)的所有可能的實(shí)施方案。
權(quán)利要求
1.一種形成在絕緣體上硅襯底上的絕緣體上硅薄膜半導(dǎo)體集成電路，絕緣體上硅襯底由支承襯底，支承襯底上的埋式絕緣層和埋式絕緣層上的第一導(dǎo)電類型的半導(dǎo)體層組成，包括至少一個(gè)由半導(dǎo)體層預(yù)定區(qū)組成的隔離的晶體管有源區(qū)；在晶體管有源區(qū)一側(cè)布置的第一導(dǎo)電類型的體線，體線由半導(dǎo)體層的一部分組成；包圍晶體管有源區(qū)和體線側(cè)壁的隔離層，隔離層與埋式絕緣層接觸；從晶體管有源區(qū)的預(yù)定側(cè)壁延伸出并與體線連接的第一導(dǎo)電類型的體延伸部分，體延伸部分比晶體管有源區(qū)??；形成在體延伸部分上的體絕緣層；以及與晶體管有源區(qū)相交的絕緣的柵圖案，絕緣的柵圖案與體絕緣層重疊，其中所述晶體管有源區(qū)包括多個(gè)晶體管有源區(qū)，所述體線是一直線，以及所述多個(gè)晶體管有源區(qū)與單個(gè)體線連接。
2.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，其中第一導(dǎo)電類型為P型或N型。
3.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，還包括形成在體線上的金屬硅化物層。
4.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，還包括插在絕緣的柵圖案和晶體管有源區(qū)之間的柵絕緣層。
5.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，還包括形成在絕緣的柵圖案的側(cè)壁上的絕緣墊。
6.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，其中柵圖案包括導(dǎo)電的柵極。
7.如權(quán)利要求
6的絕緣體上硅薄膜半導(dǎo)體集成電路，還包括形成在柵極上的金屬硅化物層。
8.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，其中柵圖案包括導(dǎo)電的柵極和形成在柵極上的帽蓋絕緣層。
9.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，還包括形成在位于柵圖案一側(cè)晶體管有源區(qū)上的源區(qū)，和形成在位于柵圖案另一側(cè)晶體管有源區(qū)上的漏區(qū)，源和漏區(qū)具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型。
10.如權(quán)利要求
9的絕緣體上硅薄膜半導(dǎo)體集成電路，還包括形成在源和漏區(qū)上的金屬硅化物層。
11.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，還包括繞過體線的地線或電源線，地線或電源線與體線電學(xué)上連接。
12.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，其中體線為一直線。
13.如權(quán)利要求
1的絕緣體上硅薄膜半導(dǎo)體集成電路，其中許多晶體管有源區(qū)被布置在體線的一側(cè)或兩側(cè)。
14.一種在絕緣體上硅襯底上制造絕緣體上硅薄膜半導(dǎo)體集成電路的方法，絕緣體上硅襯底由支承襯底，支承襯底上的埋式絕緣層和埋式絕緣層上的第一導(dǎo)電類型的半導(dǎo)體層組成，該方法包括刻蝕半導(dǎo)體的預(yù)定區(qū)，由此形成溝槽區(qū)，溝槽區(qū)限定至少一個(gè)隔離的晶體管有源區(qū)和在晶體管有源區(qū)一側(cè)的體線有源區(qū)并同時(shí)留下半導(dǎo)體剩余層，該層比半導(dǎo)體層薄，位于溝槽區(qū)底部；選擇性地刻蝕半導(dǎo)體剩余層直到露出埋式絕緣層，由此形成隔離區(qū)并同時(shí)留下連接晶體管有源區(qū)和體線有源區(qū)的第一導(dǎo)電類型的體延伸部分；分別在體延伸部分和露出的埋式絕緣層上形成體絕緣層和隔離層；形成與晶體管有源區(qū)相交并與體絕緣層重疊的絕緣的柵圖案；以及用第一導(dǎo)電類型的雜質(zhì)摻雜體線有源區(qū)以形成體線，其中多個(gè)晶體管有源區(qū)通過所述體延伸部分與一個(gè)體線有源區(qū)連接。
15.如權(quán)利要求
14的方法，其中形成溝槽區(qū)和半導(dǎo)體剩余層包括在半導(dǎo)體層上形成至少一個(gè)第一溝槽掩模圖案和一第二溝槽掩模圖案；以及將第一和第二溝槽掩模圖案用作刻蝕掩?？涛g半導(dǎo)體層至預(yù)定的厚度，該厚度比半導(dǎo)體層薄。
16.如權(quán)利要求
15的方法，其中形成第一和第二溝槽掩模圖案包括在半導(dǎo)體層上形成一溝槽掩模層；以及將溝槽掩模層構(gòu)圖。
17.如權(quán)利要求
16的方法，其中溝槽掩模層通過在半導(dǎo)體層上順序?qū)盈B一填充氧化物層和一填充氮化物層形成。
18.如權(quán)利要求
16的方法，其中溝槽掩模層通過在半導(dǎo)體層上順序?qū)盈B一填充氧化物層，一填充氮化物層和一硬掩模層形成。
19.如權(quán)利要求
15的方法，其中形成體絕緣層和隔離層包括形成絕緣層，填充具有隔離區(qū)的所得結(jié)構(gòu)整個(gè)表面上的溝槽區(qū)和隔離區(qū)；將絕緣層平面化直到露出第一和第二溝槽掩模圖案；以及除去第一和第二溝槽掩模圖案以露出晶體管有源區(qū)和體線有源區(qū)。
20.如權(quán)利要求
14的方法，其中形成絕緣的柵圖案包括在晶體管有源區(qū)和體線有源區(qū)上形成柵絕緣層；在具有柵絕緣層的所得結(jié)構(gòu)的整個(gè)表面上形成柵材料層；以及將柵材料層構(gòu)圖。
21.如權(quán)利要求
20的方法，其中柵材料層由導(dǎo)電層構(gòu)成。
22.如權(quán)利要求
20的方法，其中柵材料層通過順序?qū)盈B一導(dǎo)電層和一帽蓋絕緣層形成。
23.如權(quán)利要求
14的方法，還包括在絕緣的柵圖案的側(cè)壁上形成一絕緣墊。
24.如權(quán)利要求
14的方法，還包括在位于柵圖案一側(cè)的晶體管有源區(qū)形成源區(qū)以及在位于柵圖案另一側(cè)的晶體管有源區(qū)形成漏區(qū)，源和漏區(qū)用與第一導(dǎo)電類型相反的第二導(dǎo)電類型的雜質(zhì)摻雜。
25.如權(quán)利要求
23的方法，還包括在柵圖案兩側(cè)的體線和晶體管有源區(qū)上選擇性地形成一金屬硅化物層。
26.如權(quán)利要求
25的方法，其中金屬硅化物層用自調(diào)整硅化工藝形成。
27.如權(quán)利要求
14的方法，還包括在具有柵圖案和體線的所得結(jié)構(gòu)的整個(gè)表面上形成一層間絕緣層；將層間絕緣層構(gòu)圖以形成露出體線一部分的接觸孔；以及在層間絕緣層上形成電源線或地線，電源線或地線經(jīng)接觸孔與體線電學(xué)上連接。
專利摘要
提供一種絕緣體上硅薄膜(SOI)集成電路以及一種制造SOI集成電路的方法。至少一個(gè)隔離的晶體管有源區(qū)和一體線形成在SOI襯底上。晶體管有源區(qū)和體線由與SOI襯底的埋式絕緣層接觸的隔離層包圍。晶體管有源區(qū)側(cè)壁的一部分延伸至體線。于是，晶體管有源區(qū)經(jīng)體延伸部分與體線電學(xué)上連接。體延伸部分覆有體絕緣層。絕緣的柵圖案形成在晶體管有源區(qū)的上方并且柵圖案的一端與體絕緣層重疊。
文檔編號(hào)H01L29/786GKCN1218397SQ00128891
公開日2005年9月7日 申請(qǐng)日期2000年9月28日
發(fā)明者金永郁, 金炳善, 姜熙晟, 高營建, 樸星培 申請(qǐng)人:三星電子株式會(huì)社導(dǎo)出引文BiBTeX, EndNote, RefMan