專利名稱:半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有防止電子功能電路的靜電破壞的浪涌保護(hù)電路的半導(dǎo)體集成電路裝置。
背景技術(shù)：
圖8示出了第一以往例所涉及的具有浪涌保護(hù)電路的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例。如圖8所示，外部端子2、對(duì)內(nèi)部電路1的動(dòng)作狀態(tài)進(jìn)行控制的控制端子210、高電位電源端子3及低電位電源端子4分別連接在內(nèi)部電路1上。對(duì)電荷放電的浪涌保護(hù)電路6連接在外部端子2與低電位電源端子4之間。浪涌保護(hù)電路6由集電極與外部端子2連接，發(fā)射極與低電位電源端子4連接，第一電阻元件5連接在基極與發(fā)射極之間的晶體管5構(gòu)成。
降低高頻阻抗的電容元件7、和提高該電容元件7的浪涌耐壓的第二電阻元件80連接在外部端子2與低電位電源端子4之間。
與外部端子2連接的內(nèi)部電路1為具有輸出端子16，由晶體管11～15和恒電流源17、18構(gòu)成的輸入緩沖電路。低電平(low level)的電壓一從控制端子210輸入到與恒電流源17、18連接的兩個(gè)金屬氧化物半導(dǎo)體(MOS)(metal-oxide-semiconductor)晶體管19、20的各柵極電極上，恒電流源17、18的電流就被切斷。
其次，對(duì)圖8所示的浪涌保護(hù)電路6的動(dòng)作加以說明。
當(dāng)施加在外部端子2上的電壓在內(nèi)部電路1的動(dòng)作電壓的范圍內(nèi)時(shí)，浪涌保護(hù)電路6為切斷(cut off)狀態(tài)，處于高阻抗?fàn)顟B(tài)。因而，浪涌保護(hù)電路6不進(jìn)行任何動(dòng)作，施加在外部端子2上的電壓絲毫不變地被提供給內(nèi)部電路1，在該內(nèi)部電路1中進(jìn)行通常的信號(hào)處理。此時(shí)，由于電容元件7使高頻阻抗降低，因此能夠降低高頻噪音的影響。
而當(dāng)因某些理由，浪涌電壓被施加在外部端子2上時(shí)，浪涌保護(hù)電路6會(huì)在超過BVCER(在基極、發(fā)射極之間連接有電阻元件時(shí)的集電極、發(fā)射極之間的耐壓)之后，擊穿(breakdown)。象這樣，能夠通過浪涌保護(hù)電路6限制施加在外部端子2上的電壓，來保護(hù)內(nèi)部電路1不受靜電(浪涌)的影響。
當(dāng)在圖8所示的半導(dǎo)體集成電路裝置中，由于浪涌保護(hù)電路6的耐壓偏差，電容元件7的耐壓低于浪涌保護(hù)電路6的耐壓時(shí)，該電容元件7會(huì)被破壞。因此，將第二電阻元件80插入外部端子2與電容元件7之間，來防止電容元件7受到破壞。
其次，對(duì)第二以往例所涉及的具有浪涌保護(hù)電路的半導(dǎo)體集成電路裝置加以說明(例如，參照專利文獻(xiàn)1)。
圖9示出了專利文獻(xiàn)1所記載的具有浪涌保護(hù)電路的半導(dǎo)體集成電路裝置的結(jié)構(gòu)。如圖9所示，外部端子200連接在內(nèi)部電路1上。對(duì)正電荷放電的第一二極管元件90連接在外部端子200與高電位電源端子3之間。對(duì)負(fù)電荷放電的第二二極管元件91連接在外部端子200與低電位電源端子4之間。由晶體管112和電阻113構(gòu)成的浪涌保護(hù)電路連接在高電位電源端子3上。
并且，降低高頻阻抗的電容元件7與外部端子200連接，金屬氧化物半導(dǎo)體(MOS)晶體管110連接在電容元件7與低電位電源端子4之間。金屬氧化物半導(dǎo)體(MOS)晶體管110的漏極與電容元件7連接，源極與低電位電源端子4連接，柵極與高電位電源端子3連接。
其次，對(duì)圖9所示的浪涌保護(hù)電路112、113的動(dòng)作加以說明。
當(dāng)施加在外部端子200上的電壓在電源電壓的范圍內(nèi)時(shí)，各二極管元件90、91均為切斷狀態(tài)，處于高阻抗?fàn)顟B(tài)。所以，浪涌保護(hù)電路112、113不進(jìn)行任何動(dòng)作，施加在外部端子200上的電壓絲毫不變地被提供給內(nèi)部電路1，進(jìn)行通常的信號(hào)處理。此時(shí)，由于當(dāng)在半導(dǎo)體集成電路裝置中投入了電源時(shí)，金屬氧化物半導(dǎo)體(MOS)晶體管110成為接通狀態(tài)，電容元件7的與低電位電源端子4連接的端子成為低電位(接地電位)，因此高頻阻抗降低，減少了高頻噪音的影響。
而當(dāng)因某些理由，超過電源電壓的正浪涌電壓被施加在外部端子200上時(shí)，第一二極管元件90導(dǎo)通，將施加在外部端子200上的電壓鉗位(clamp)。此時(shí)，由浪涌保護(hù)電路112、113將浪涌電壓放電。
相反，當(dāng)超過電源電壓的負(fù)浪涌電壓被施加在外部端子200上時(shí)，第二二極管元件91導(dǎo)通，將施加在外部端子200上的電壓鉗位。當(dāng)高電位電源端子3的電位沒有上升到規(guī)定的電源電位時(shí)，金屬氧化物半導(dǎo)體(MOS)晶體管110成為斷開狀態(tài)。使電容元件7的耐壓增大，能夠防止被施加在該電容元件7上的電壓對(duì)電容元件7所造成的破壞。
專利文獻(xiàn)1
特開平9-162303號(hào)公報(bào)但是，上述第一以往例及第二以往例所涉及的具有浪涌保護(hù)電路的半導(dǎo)體集成電路裝置具有如下問題。
圖8所示的第一以往例所涉及的半導(dǎo)體集成電路裝置是設(shè)想因浪涌保護(hù)電路6的耐壓偏差，而使浪涌保護(hù)電路6的耐壓高于電容元件7的耐壓時(shí)，將第二電阻元件80設(shè)置在外部端子2與電容元件7之間的裝置。不過，存在有這樣的問題當(dāng)設(shè)置第二電阻元件80時(shí)，動(dòng)作時(shí)的高頻阻抗會(huì)上升，較易受到高頻噪音的影響。
并且，在圖9所示的第二以往例所涉及的半導(dǎo)體集成電路裝置的浪涌保護(hù)電路112、113中，當(dāng)超過電源電壓的正浪涌電壓被施加在外部端子200上時(shí)，即使沒有投入電源時(shí)，高電位電源端子3的電位也會(huì)上升，金屬氧化物半導(dǎo)體(MOS)晶體管110有可能成為接通狀態(tài)。此時(shí)，存在有這樣的問題耐壓以上的電壓被施加在電容元件7上，使該電容元件7被破壞。
出于這樣的背景，希望有一種能夠防止浪涌對(duì)內(nèi)部電路帶來的破壞，同時(shí)，在不受浪涌保護(hù)電路中耐壓偏差的影響的情況下，保護(hù)讓半導(dǎo)體集成電路裝置的特性提高的電容元件不被浪涌電壓破壞的保護(hù)電路。

發(fā)明內(nèi)容為了解決上述以往的問題，本發(fā)明的目的在于能夠防止浪涌電壓對(duì)內(nèi)部電路帶來的破壞，同時(shí)，在不受浪涌保護(hù)電路中耐壓偏差的影響的情況下，保護(hù)讓半導(dǎo)體集成電路裝置的特性提高的電容元件不被浪涌電壓破壞。
為了達(dá)到上述目的，本發(fā)明構(gòu)成為在半導(dǎo)體集成電路裝置中，當(dāng)從外部施加了浪涌電壓時(shí)，不讓保護(hù)提高內(nèi)部電路及特性的電容元件的晶體管動(dòng)作，或者讓保護(hù)電容元件的晶體管從施加了浪涌電壓的時(shí)刻開始延遲動(dòng)作。
具體地說，本發(fā)明所涉及的第一半導(dǎo)體集成電路裝置的特征在于，包括內(nèi)部電路，連接在外部端子、高電位電源端子及低電位電源端子的每一個(gè)上；浪涌保護(hù)電路，連接在外部端子與低電位電源端子之間，保護(hù)內(nèi)部電路不受施加在外部端子上的浪涌電壓的破壞；電容元件，一端子與外部端子連接；晶體管，連接在電容元件的另一端子與低電位電源端子之間；以及控制電路，在浪涌電壓施加在外部端子上時(shí)，使內(nèi)部電路為停止?fàn)顟B(tài)，且不使晶體管活性化。
根據(jù)第一半導(dǎo)體集成電路裝置，由于包括在浪涌電壓施加在外部端子上時(shí)，使內(nèi)部電路為停止?fàn)顟B(tài)且不使保護(hù)電容元件的晶體管活性化的控制電路，因此即使在施加了超過電源電壓的浪涌電壓時(shí)，高電位電源端子的電位上升到電源電壓以上，晶體管也不會(huì)成為接通狀態(tài)。這樣一來，由于沒有耐壓以上的電壓施加在電容元件上的現(xiàn)象，因此不會(huì)產(chǎn)生該電容元件被破壞的現(xiàn)象。而且，由于不需要用以防止浪涌保護(hù)電路中的耐壓偏差的影響的、串聯(lián)連接到電容元件上的電阻元件，因此能夠防止動(dòng)作時(shí)的高頻阻抗的上升。
在第一半導(dǎo)體集成電路裝置中，最好浪涌保護(hù)電路由雙極型晶體管和第一電阻元件構(gòu)成，該雙極型晶體管的集電極與外部端子連接，發(fā)射極與低電位電源端子連接，該第一電阻元件的一端子與雙極型晶體管的基極連接，另一端子與發(fā)射極連接。
并且，在第一半導(dǎo)體集成電路裝置中，最好浪涌保護(hù)電路由第一場(chǎng)效應(yīng)晶體管和第一電阻元件構(gòu)成，該第一場(chǎng)效應(yīng)晶體管的漏極與外部端子連接，源極與低電位電源端子連接，該第一電阻元件的一端子與第一場(chǎng)效應(yīng)晶體管的柵極連接，另一端子與源極連接。
在第一半導(dǎo)體集成電路裝置中，最好晶體管由第二場(chǎng)效應(yīng)晶體管構(gòu)成，該第二場(chǎng)效應(yīng)晶體管的漏極與電容元件的另一端子連接，源極與低電位電源端子連接，柵極隔著第二電阻元件與低電位電源端子連接。
此時(shí)，最好控制電路與第二場(chǎng)效應(yīng)晶體管的柵極連接。
本發(fā)明所涉及的第二半導(dǎo)體集成電路裝置的特征在于，包括內(nèi)部電路，連接在外部端子、高電位電源端子及低電位電源端子的每一個(gè)上；浪涌保護(hù)電路，連接在外部端子與低電位電源端子之間，保護(hù)內(nèi)部電路不受施加在外部端子上的浪涌電壓的破壞；第一電容元件，一端子與外部端子連接；晶體管，連接在第一電容元件的另一端子和低電位電源端子之間；以及延遲電路，在浪涌電壓施加在外部端子上時(shí)，從施加浪涌電壓時(shí)開始經(jīng)過規(guī)定的時(shí)間之后，使晶體管活性化。
根據(jù)第二半導(dǎo)體集成電路裝置，由于包括在浪涌電壓施加在外部端子上時(shí)，從施加浪涌電壓時(shí)開始經(jīng)過規(guī)定的時(shí)間之后，使晶體管活性化的延遲電路，因此即使在施加了超過電源電壓的浪涌電壓時(shí)，高電位電源端子的電位上升到電源電壓以上，晶體管也不會(huì)成為接通狀態(tài)。這樣一來，由于沒有耐壓以上的電壓施加在電容元件上的現(xiàn)象，因此不會(huì)有該電容元件被破壞的現(xiàn)象。而且，由于不需要用以防止浪涌保護(hù)電路中的耐壓偏差的影響的、串聯(lián)連接到電容元件上的電阻元件，因此能夠防止動(dòng)作時(shí)的高頻阻抗的上升。
在第二半導(dǎo)體集成電路裝置中，最好浪涌保護(hù)電路由雙極型晶體管和第一電阻元件構(gòu)成，該雙極型晶體管的集電極與外部端子連接，發(fā)射極與低電位電源端子連接，該第一電阻元件的一端子與雙極型晶體管的基極連接，另一端子與發(fā)射極連接。
并且，在第二半導(dǎo)體集成電路裝置中，最好浪涌保護(hù)電路由第一場(chǎng)效應(yīng)晶體管和第一電阻元件構(gòu)成，該第一場(chǎng)效應(yīng)晶體管的漏極與外部端子連接，源極與低電位電源端子連接，該第一電阻元件的一端子與第一場(chǎng)效應(yīng)晶體管的柵極連接，另一端子與源極連接。
在第二半導(dǎo)體集成電路裝置中，最好晶體管由第二場(chǎng)效應(yīng)晶體管構(gòu)成，該第二場(chǎng)效應(yīng)晶體管的漏極與第一電容元件的另一端子連接，源極與低電位電源端子連接，柵極隔著第二電阻元件與低電位電源端子連接。
此時(shí)，最好延遲電路為包含第三電阻元件和第二電容元件的低通濾波器電路，該第三電阻元件連接在高電位電源端子與第二場(chǎng)效應(yīng)晶體管的柵極之間，該第二電容元件連接在第二場(chǎng)效應(yīng)晶體管的柵極與低電位電源端子之間。
(發(fā)明的效果)使用本發(fā)明所涉及的半導(dǎo)體集成電路裝置，能夠防止浪涌電壓對(duì)內(nèi)部電路的破壞，同時(shí)，在不受浪涌保護(hù)電路中的耐壓偏差的影響的情況下，保護(hù)讓半導(dǎo)體集成電路裝置的特性提高的電容元件不受浪涌的破壞。
附圖的簡(jiǎn)單說明圖1為示出了本發(fā)明的第一實(shí)施例所涉及的半導(dǎo)體集成電路裝置的一個(gè)例子的電路圖。
圖2為示出了本發(fā)明的第一實(shí)施例所涉及的半導(dǎo)體集成電路裝置中的浪涌保護(hù)電路的耐壓特性圖。
圖3為示出了本發(fā)明的第一實(shí)施例所涉及的半導(dǎo)體集成電路裝置中的控制電路的一個(gè)例子的電路圖。
圖4為示出了本發(fā)明的第一實(shí)施例的一變形例所涉及的半導(dǎo)體集成電路裝置的電路圖。
圖5為示出了本發(fā)明的第二實(shí)施例所涉及的半導(dǎo)體集成電路裝置的一個(gè)例子的電路圖。
圖6為將本發(fā)明的第二實(shí)施例所涉及的半導(dǎo)體集成電路裝置中的施加浪涌電壓時(shí)的金屬氧化物半導(dǎo)體(MOS)晶體管的柵極電壓和經(jīng)過時(shí)間的關(guān)系、與第二以往例進(jìn)行比較時(shí)的圖。
圖7為示出了本發(fā)明的第二實(shí)施例的一變形例所涉及的半導(dǎo)體集成電路裝置的電路圖。
圖8為示出了第一以往例所涉及的半導(dǎo)體集成電路裝置的電路圖。
圖9為示出了第二以往例所涉及的半導(dǎo)體集成電路裝置的電路圖。
(符號(hào)的簡(jiǎn)單說明)1-內(nèi)部電路；2-第一外部端子；3-高電位電源端子；4-低電位電源端子；5-第一電阻元件；6-第四NPN型晶體管；6A-浪涌保護(hù)電路；6B-浪涌保護(hù)電路；6C-第二浪涌保護(hù)電路；60-第四N型金屬氧化物半導(dǎo)體(MOS)晶體管；7-電容元件；8-第二電阻元件；9-第三N型金屬氧化物半導(dǎo)體(MOS)晶體管；10-控制電路；11-第一NPN型晶體管；12-第二NPN型晶體管；13-第一PNP型晶體管；14-第二PNP型晶體管；15-第三NPN型晶體管；16-輸出端子；17-第一恒電流源；18-第二恒電流源；19-第一N型金屬氧化物半導(dǎo)體(MOS)晶體管；20-第二N型金屬氧化物半導(dǎo)體(MOS)晶體管；21-第二外部端子；22-控制信號(hào)線；32-第三PNP型晶體管；33-第四PNP型晶體管；34-第五NPN型晶體管；35-第六NPN型晶體管；301-第三電阻元件；302-第四電阻元件；60-第四N型金屬氧化物半導(dǎo)體(MOS)晶體管；90-二極管元件；100-延遲電路(低通濾波(LPF)電路)；101-第三電阻元件；102-第二電容元件；112-第五NPN型晶體管；113-第四電阻元件；210-控制端子。
具體實(shí)施方式(第一實(shí)施例)參照附圖對(duì)本發(fā)明的第一實(shí)施例加以說明。
圖1示出了本發(fā)明的第一實(shí)施例所涉及的半導(dǎo)體集成電路裝置的電路結(jié)構(gòu)。如圖1所示，內(nèi)部電路1為具有射極跟隨器(emitter follower)結(jié)構(gòu)的緩沖電路，具有第一NPN型晶體管(雙極型晶體管)11、第二NPN型晶體管12、第一PNP型晶體管13、第二PNP型晶體管14、第三NPN型晶體管15、第一N型金屬氧化物半導(dǎo)體(MOS)晶體管(NMOS型場(chǎng)效應(yīng)晶體管)19、和第二N型金屬氧化物半導(dǎo)體(MOS)晶體管20，該第一NPN型晶體管(雙極型晶體管)11的基極與第一外部端子2連接，發(fā)射極與第一恒電流源17連接，該第二NPN型晶體管12的基極與輸出端子16及第二恒電流源18連接，發(fā)射極與第一恒電流源17連接，該第一PNP型晶體管13的發(fā)射極與高電位電源端子3連接，基極與集電極連接，該第二PNP型晶體管14的發(fā)射極與高電位電源端子3連接，基極與第一PNP型晶體管13的基極共有，集電極與第二NPN型晶體管12的集電極連接，該第三NPN型晶體管15的集電極與高電位電源端子3連接，基極與第二PNP型晶體管14的集電極連接，發(fā)射極與輸出端子16及第二恒電流源18連接，該第一N型金屬氧化物半導(dǎo)體(MOS)晶體管(NMOS型場(chǎng)效應(yīng)晶體管)19的漏極與第一恒電流源17連接，源極與低電位電源端子4連接，柵極與控制信號(hào)線22連接，該第二N型金屬氧化物半導(dǎo)體(MOS)晶體管20的漏極與第二恒電流源18連接，源極與低電位電源端子4連接，柵極與控制信號(hào)線22連接。
將用以把浪涌產(chǎn)生的電荷放電的浪涌保護(hù)電路6A連接在第一外部端子12與低電位電源端子4之間。浪涌保護(hù)電路6A由第四NPN型晶體管6和第一電阻元件5構(gòu)成，該第四NPN型晶體管6的集電極與第一外部端子2連接，發(fā)射極與低電位電源端子4連接，該第一電阻元件5的一端子與第四NPN型晶體管6的基極連接，另一端子與發(fā)射極連接。
并且，電容元件7和第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9串聯(lián)連接在第一外部端子2與低電位電源端子4之間，該電容元件7讓本集成電路裝置的高頻特性提高，該第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9為用以切換該電容元件7的耐壓的開關(guān)。第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的漏極與電容元件7連接，源極與低電位電源端子4連接，在柵極與源極之間連接有第二電容元件8。
第一實(shí)施例所涉及的半導(dǎo)體集成電路裝置的特征在于，具有與高電位電源端子3、低電位電源端子4及第二外部端子21連接的控制電路10?？刂齐娐?0由施加在第二外部端子21上的控制信號(hào)控制，通過控制信號(hào)線22將控制信號(hào)分別施加在各金屬氧化物半導(dǎo)體(MOS)晶體管9、19、20的柵極上。
其次，對(duì)第一實(shí)施例所涉及的半導(dǎo)體集成電路裝置的動(dòng)作加以說明。
首先，由于當(dāng)施加在第一外部端子2的電壓在內(nèi)部電路1的動(dòng)作電壓的范圍內(nèi)時(shí)，第四NPN型晶體管6為切斷狀態(tài)，因此浪涌保護(hù)電路6A成為高阻抗?fàn)顟B(tài)。因而，浪涌保護(hù)電路6A不進(jìn)行任何動(dòng)作，施加在第一外部端子2上的電壓被絲毫不變地提供給內(nèi)部電路1，進(jìn)行通常的信號(hào)處理。此時(shí)，由施加在第二外部端子21的控制信號(hào)來對(duì)控制電路10進(jìn)行控制?？刂齐娐?0通過控制信號(hào)線22提供高電平的電壓，使第一N型金屬氧化物半導(dǎo)體(MOS)晶體管19及第二N型金屬氧化物半導(dǎo)體(MOS)晶體管20成為導(dǎo)通狀態(tài)，來使內(nèi)部電路1成為動(dòng)作狀態(tài)。并且，同時(shí)，第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9也成為接通狀態(tài)，該金屬氧化物半導(dǎo)體(MOS)晶體管9的輸入阻抗下降。
而當(dāng)因某些理由，浪涌電壓被施加在第一外部端子2上時(shí)，浪涌保護(hù)電路6會(huì)在超過BVCER(在基極與發(fā)射極之間連接有電阻時(shí)的集電極與發(fā)射極之間的耐壓)時(shí)，擊穿。此時(shí)，由第二外部端子21來對(duì)控制電路10進(jìn)行控制。即，控制電路10通過控制信號(hào)線22提供低電平的電壓，使第一N型金屬氧化物半導(dǎo)體(MOS)晶體管19及第二N型金屬氧化物半導(dǎo)體(MOS)晶體管20成為斷開狀態(tài)，使內(nèi)部電路1為非動(dòng)作狀態(tài)。此時(shí)，第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9也成為斷開狀態(tài)。
這里，若在使電容元件7的耐壓為BVC，使第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的耐壓為BVM，使浪涌保護(hù)電路6的耐壓為BVT時(shí)，使用公式(1)的關(guān)系的話，則由于浪涌保護(hù)電路6在電容元件7被破壞之前就擊穿，因此能夠防止對(duì)該電容元件7的破壞。
BVC+BVM≥BVT…公式(1)在圖2中示出了浪涌保護(hù)電路6A的耐壓特性。如圖2所示，在滿足公式(1)的范圍內(nèi)，第一實(shí)施例所涉及的半導(dǎo)體集成電路裝置，能夠通過浪涌保護(hù)電路6限制施加在第一外部端子2上的浪涌電壓，來保護(hù)內(nèi)部電路1不受浪涌電壓的破壞。
并且，由于能夠不管電源電壓的電壓值如何，由第二外部端子21來對(duì)控制電路10進(jìn)行控制，通過控制電路10的控制信號(hào)線22來控制第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的接通狀態(tài)和斷開狀態(tài)，因此即使高電位電源端子3的電壓因施加在第一外部端子2上的浪涌電壓而上升，但由于第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9不會(huì)自動(dòng)成為接通狀態(tài)，因而也能夠提高電容元件7的耐壓。即，即使將高于浪涌保護(hù)電路6中的擊穿電壓的電壓施加在電容元件7上，也能夠通過該電容元件7的耐壓和第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的耐壓的總和，來防止對(duì)電容元件7的破壞。
而且，在控制電路10中，能夠通過控制內(nèi)部電路1的動(dòng)作狀態(tài)，來確實(shí)地保護(hù)內(nèi)部電路1不受浪涌的破壞。
另外，在半導(dǎo)體集成電路裝置的通常動(dòng)作中，控制電路10通過來自第二外部端子21的控制而成為動(dòng)作狀態(tài)，第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9成為接通狀態(tài)。此時(shí)，第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9中的輸入阻抗下降，能夠通過電容元件7來提高半導(dǎo)體集成電路裝置的高頻特性。
圖3示出了控制電路10的結(jié)構(gòu)的一個(gè)例子。如圖3所示，控制電路10，具有第三PNP型晶體管32、第四PNP型晶體管33、第五NPN型晶體管34和第六NPN型晶體管35，該第三PNP型晶體管32的發(fā)射極與高電位電源端子3連接，基極與集電極連接，該第四PNP型晶體管33的發(fā)射極與高電位電源端子3連接，基極與第三PNP型晶體管32的基極共有，集電極與控制信號(hào)線22連接，該第五NPN型晶體管34的集電極與第三PNP型晶體管32的集電極連接，發(fā)射極與第三電阻元件301的一端子連接，該第六NPN型晶體管35的集電極及基極與第二外部端子21連接，基極與第五NPN型晶體管34的基極共有，發(fā)射極與第四電阻元件302的一端子連接。這里，第三電阻元件301及第四電阻元件302的各另一端子分別與低電位電源端子4連接。
其次，對(duì)圖3所示的控制電路10的動(dòng)作加以說明。
在控制電路10中，5V的電壓一被施加在第二外部端子21上，5V的電壓就被施加在第五NPN晶體管34及第六NPN晶體管35所共有的基極上。這樣一來，第五NPN晶體管34及第六NPN晶體管35成為接通狀態(tài)，同時(shí)，第三PNP型晶體管32及第四PNP型晶體管33也成為接通狀態(tài)，控制電路10進(jìn)入動(dòng)作狀態(tài)。由于第四PNP型晶體管33一成為接通狀態(tài)，控制信號(hào)線22的電位就成為高電位，因此第一N型金屬氧化物半導(dǎo)體(MOS)晶體管19及第二N型金屬氧化物半導(dǎo)體(MOS)晶體管20成為接通狀態(tài)，內(nèi)部電路1成為動(dòng)作狀態(tài)。與此同時(shí)，第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9由于控制信號(hào)線22的高電位而成為接通狀態(tài)。
而由于0V的電壓一被施加在第二外部端子21上，控制電路10中的第五NPN晶體管34、第六NPN晶體管35、第三PNP型晶體管32及第四PNP型晶體管33就成為斷開狀態(tài)，因此控制電路10成為非動(dòng)作狀態(tài)。與此同時(shí)，由于控制信號(hào)線22的電位也成為低電位(0V)，因此第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9成為斷開狀態(tài)，且第一N型金屬氧化物半導(dǎo)體(MOS)晶體管19及第二N型金屬氧化物半導(dǎo)體(MOS)晶體管20成為斷開狀態(tài)，內(nèi)部電路1成為非動(dòng)作狀態(tài)。
(第一實(shí)施例的一變形例)以下，參照附圖對(duì)本發(fā)明的第一實(shí)施例的一變形例加以說明。
圖4示出了本發(fā)明的第一實(shí)施例的一變形例所涉及的半導(dǎo)體集成電路裝置的電路結(jié)構(gòu)。由于在圖4中，對(duì)與圖1所示的主要構(gòu)成部件同一的主要構(gòu)成部件標(biāo)注同一符號(hào)，因此在此加以省略。
如圖4所示，本變形例與第一實(shí)施例的不同之處在于在浪涌保護(hù)電路6B中，用第四N型金屬氧化物半導(dǎo)體(MOS)晶體管60來代替第四NPN型晶體管6。具體地說，浪涌保護(hù)電路6B由第四N型金屬氧化物半導(dǎo)體(MOS)晶體管60和第一電阻元件5構(gòu)成，該第四N型金屬氧化物半導(dǎo)體(MOS)晶體管60的漏極與第一外部端子2連接，源極與低電位電源端子4連接，該第一電阻元件5的一端子與第四N型金屬氧化物半導(dǎo)體(MOS)晶體管的柵極連接，另一端子與源極連接。
由于浪涌保護(hù)電路6B中的晶體管是通過用金屬氧化物半導(dǎo)體晶體管來代替雙極型晶體管，來使第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的耐壓(BVM)與浪涌保護(hù)電路6B的耐壓(BVT)相等，因此上述公式(1)的關(guān)系必然成立。從而，能夠確實(shí)地保護(hù)讓高頻特性提高的電容元件7不受浪涌的破壞。
(第二實(shí)施例)以下，參照附圖對(duì)本發(fā)明的第二實(shí)施例加以說明。
圖5示出了本發(fā)明的第二實(shí)施例所涉及的半導(dǎo)體集成電路裝置的電路結(jié)構(gòu)。由于在圖5中，對(duì)與圖1所示的主要構(gòu)成部件同一的主要構(gòu)成部件標(biāo)注同一符號(hào)，因此在此加以省略。
第二實(shí)施例所涉及的半導(dǎo)體集成電路裝置與第一實(shí)施例的不同之處在于用設(shè)置延遲電路100來代替圖1所示的控制電路10。
延遲電路100為由第三電阻元件101和第二電容元件102構(gòu)成的低通濾波器(LPF電路)，該第三電阻元件101連接在高電位電源端子3與第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的柵極之間，該第二電容元件102連接在第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的柵極與低電位電源端子4之間。
并且，本實(shí)施例所涉及的半導(dǎo)體集成電路裝置，具有二極管元件90和第二浪涌保護(hù)電路6C，該二極管元件90的陽極與第一外部端子連接，陰極與高電位電源端子3連接，對(duì)正電荷放電，該第二浪涌保護(hù)電路6C由第五NPN型晶體管112和第四電阻元件113構(gòu)成，該第五NPN型晶體管112的集電極與高電位電源端子3連接，發(fā)射極接地，該第四電阻元件113的一端子與第五NPN型晶體管112的基極連接，另一端接地。
這里，內(nèi)部電路1由來自控制端子210的控制信號(hào)來控制其動(dòng)作，該控制端子210與第一N型金屬氧化物半導(dǎo)體(MOS)晶體管19及第二N型金屬氧化物半導(dǎo)體(MOS)晶體管20的各柵極連接。
在第二實(shí)施例所涉及的半導(dǎo)體集成電路裝置中，通過在高電位電源端子3與第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的柵極之間設(shè)置延遲電路100，來在正浪涌電壓施加在第一外部端子2上時(shí)，在經(jīng)由二極管元件90，高電位電源端子3的電位上升之后，到第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9轉(zhuǎn)為接通狀態(tài)之間，產(chǎn)生延遲。
在圖6中示出了施加了浪涌電壓時(shí)的第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9中的柵極電壓與時(shí)間經(jīng)過的關(guān)系。在圖6中，用實(shí)線示出了第二實(shí)施例所涉及的第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的柵極電壓，為了進(jìn)行比較，用虛線示出了第二以往例所涉及的金屬氧化物半導(dǎo)體晶體管110的柵極電壓的時(shí)間變化。如圖6所示，在第二實(shí)施例所涉及的半導(dǎo)體集成電路裝置中，由于施加在第一外部端子2上的浪涌電壓，經(jīng)由二極管90及第二浪涌保護(hù)電路6C，在高電位電源端子3的電位上升之后，到超過N型金屬氧化物半導(dǎo)體(MOS)晶體管9的導(dǎo)通電平(ON level)之前，結(jié)束放電，因此能夠防止電容元件7受到浪涌的破壞。
與此相對(duì)，在第二以往例中，二極管元件90的鉗位電壓已經(jīng)超過了金屬氧化物半導(dǎo)體(MOS)晶體管110的導(dǎo)通電平。
(第二實(shí)施例的一變形例)以下，參照附圖對(duì)本發(fā)明的第二實(shí)施例的一變形例加以說明。
圖7示出了本發(fā)明的第二實(shí)施例的一變形例所涉及的半導(dǎo)體集成電路裝置的電路結(jié)構(gòu)。由于在圖7中，對(duì)與圖5所示的主要構(gòu)成部件同一的主要構(gòu)成部件標(biāo)注同一符號(hào)，因此在此加以省略。
如圖7所示，本變形例與第二實(shí)施例的不同之處在于在浪涌保護(hù)電路6B中，用第四N型金屬氧化物半導(dǎo)體(MOS)晶體管60來代替第四NPN型晶體管6。具體地說，與第一實(shí)施例的一變形例一樣，浪涌保護(hù)電路6B由第四N型金屬氧化物半導(dǎo)體(MOS)晶體管60和第一電阻元件5構(gòu)成，該第四N型金屬氧化物半導(dǎo)體(MOS)晶體管60的漏極與第一外部端子2連接，源極與低電位電源端子4連接，該第一電阻元件5的一端子與第四N型金屬氧化物半導(dǎo)體(MOS)晶體管的柵極連接，另一端子與源極連接。
在本變形例中，由于浪涌保護(hù)電路6B中的晶體管也是通過用金屬氧化物半導(dǎo)體晶體管來代替雙極型晶體管，來使第三N型金屬氧化物半導(dǎo)體(MOS)晶體管9的耐壓(BVM)與浪涌保護(hù)電路6B的耐壓(BVT)相等，因此上述公式(1)的關(guān)系必然成立。從而，能夠確實(shí)地保護(hù)讓高頻特性提高的電容元件7不受浪涌的破壞。
如上所述，在本發(fā)明所涉及的半導(dǎo)體集成電路裝置中，在內(nèi)部電路1的第一外部端子2與低電位電源端子4之間設(shè)置浪涌保護(hù)電路6A或6B，并且將為提高高頻特性的噪音濾波器的電容元件7、和提高該電容元件7的耐壓且保護(hù)該電容元件7的金屬氧化物半導(dǎo)體(MOS)晶體管9并列設(shè)置在浪涌保護(hù)電路6A或6B中。而且，設(shè)置有控制金屬氧化物半導(dǎo)體(MOS)晶體管9的控制電路10或延遲電路100。
根據(jù)該結(jié)構(gòu)，當(dāng)浪涌電壓被施加在第一外部端子2上時(shí)，即使連接在第一外部端子2與低電位電源端子4之間的浪涌保護(hù)電路6A等的耐壓因制造偏差而高于所保護(hù)的電容元件7的耐壓，也能夠通過控制電路10或延遲電路100來使金屬氧化物半導(dǎo)體(MOS)晶體管9不成為接通狀態(tài)。結(jié)果是能夠通過所保護(hù)的電容元件7的耐壓、和斷開狀態(tài)的金屬氧化物半導(dǎo)體(MOS)晶體管9的耐壓的總和，來防止浪涌電壓對(duì)電容元件7的破壞。
另一方面，在通常動(dòng)作狀態(tài)下，在第一實(shí)施例中，由于金屬氧化物半導(dǎo)體(MOS)晶體管9通過由第二外部端子21控制的控制電路10而成為接通狀態(tài)，因此該金屬氧化物半導(dǎo)體(MOS)晶體管9中的輸入阻抗下降，能夠提高該半導(dǎo)體集成電路裝置的高頻特性。
(工業(yè)上的利用可能性)本發(fā)明所涉及的半導(dǎo)體集成電路裝置，能夠防止浪涌電壓對(duì)內(nèi)部電路的破壞，同時(shí)，在不受浪涌保護(hù)電路中的耐壓偏差的影響的情況下，保護(hù)提高半導(dǎo)體集成電路裝置的特性的電容元件不受浪涌的破壞，對(duì)構(gòu)成受RF(高頻)噪音影響的電子設(shè)備等的半導(dǎo)體集成電路裝置等有用。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其特征在于包括內(nèi)部電路，連接在外部端子、高電位電源端子及低電位電源端子的每一個(gè)上；浪涌保護(hù)電路，連接在上述外部端子與上述低電位電源端子之間，保護(hù)上述內(nèi)部電路不受施加在上述外部端子上的浪涌電壓的影響；電容元件，一端子與上述外部端子連接；晶體管，連接在上述電容元件的另一端子和上述低電位電源端子之間；以及控制電路，當(dāng)上述浪涌電壓被施加在上述外部端子上時(shí)，使上述內(nèi)部電路為停止?fàn)顟B(tài)，且不使上述晶體管活性化。
2.根據(jù)權(quán)利要求
1所述的半導(dǎo)體集成電路裝置，其特征在于上述浪涌保護(hù)電路由雙極型晶體管和第一電阻元件構(gòu)成，該雙極型晶體管的集電極與上述外部端子連接，發(fā)射極與上述低電位電源端子連接，該第一電阻元件的一端子與上述雙極型晶體管的基極連接，另一端子與上述發(fā)射極連接。
3.根據(jù)權(quán)利要求
1所述的半導(dǎo)體集成電路裝置，其特征在于上述浪涌保護(hù)電路由第一場(chǎng)效應(yīng)晶體管和第一電阻元件構(gòu)成，該第一場(chǎng)效應(yīng)晶體管的漏極與上述外部端子連接，源極與上述低電位電源端子連接，該第一電阻元件的一端子與上述第一場(chǎng)效應(yīng)晶體管的柵極連接，另一端子與上述源極連接。
4.根據(jù)權(quán)利要求
1～3的任意一項(xiàng)所述的半導(dǎo)體集成電路裝置，其特征在于上述晶體管由第二場(chǎng)效應(yīng)晶體管構(gòu)成，該第二場(chǎng)效應(yīng)晶體管的漏極與上述電容元件的另一端子連接，源極與上述低電位電源端子連接，柵極隔著第二電阻元件與上述低電位電源端子連接。
5.根據(jù)權(quán)利要求
4所述的半導(dǎo)體集成電路裝置，其特征在于上述控制電路與上述第二場(chǎng)效應(yīng)晶體管的柵極連接。
6.一種半導(dǎo)體集成電路裝置，其特征在于包括內(nèi)部電路，連接在外部端子、高電位電源端子及低電位電源端子的每一個(gè)上；浪涌保護(hù)電路，連接在上述外部端子與上述低電位電源端子之間，保護(hù)上述內(nèi)部電路不受施加在上述外部端子上的浪涌電壓的影響；第一電容元件，一端子與上述外部端子連接；晶體管，連接在上述第一電容元件的另一端子和上述低電位電源端子之間；以及延遲電路，當(dāng)上述浪涌電壓被施加在上述外部端子上時(shí)，使上述晶體管在從施加上述浪涌電壓時(shí)經(jīng)過所規(guī)定的時(shí)間之后活性化。
7.根據(jù)權(quán)利要求
6所述的半導(dǎo)體集成電路裝置，其特征在于上述浪涌保護(hù)電路由雙極型晶體管和第一電阻元件構(gòu)成，該雙極型晶體管的集電極與上述外部端子連接，發(fā)射極與上述低電位電源端子連接，該第一電阻元件的一端子與上述雙極型晶體管的基極連接，另一端子與上述發(fā)射極連接。
8.根據(jù)權(quán)利要求
6所述的半導(dǎo)體集成電路裝置，其特征在于上述浪涌保護(hù)電路由第一場(chǎng)效應(yīng)晶體管和第一電阻元件構(gòu)成，該第一場(chǎng)效應(yīng)晶體管的漏極與上述外部端子連接，源極與上述低電位電源端子連接，該第一電阻元件的一端子與上述第一場(chǎng)效應(yīng)晶體管的柵極連接，另一端子與上述源極連接。
9.根據(jù)權(quán)利要求
6～8的任意一項(xiàng)所述的半導(dǎo)體集成電路裝置，其特征在于上述晶體管由第二場(chǎng)效應(yīng)晶體管構(gòu)成，該第二場(chǎng)效應(yīng)晶體管的漏極與上述第一電容元件的上述另一端子連接，源極與上述低電位電源端子連接，柵極隔著第二電阻元件與上述低電位電源端子連接。
10.根據(jù)權(quán)利要求
9所述的半導(dǎo)體集成電路裝置，其特征在于上述延遲電路為包括第三電阻元件和第二電容元件的低通濾波器電路，該第三電阻元件連接在上述高電位電源端子與上述第二場(chǎng)效應(yīng)晶體管的上述柵極之間，該第二電容元件連接在上述第二場(chǎng)效應(yīng)晶體管的上述柵極與上述低電位電源端子之間。
專利摘要
本發(fā)明公開了半導(dǎo)體集成電路裝置。目的在于能夠防止浪涌電壓對(duì)內(nèi)部電路的破壞，同時(shí)，在不受浪涌保護(hù)電路中耐壓偏差的影響的情況下，保護(hù)提高半導(dǎo)體集成電路裝置的特性的電容元件不被浪涌電壓破壞。半導(dǎo)體集成電路裝置，具有內(nèi)部電路(1)、浪涌保護(hù)電路(6A)、電容元件(7)、金屬氧化物半導(dǎo)體(MOS)晶體管(9)和控制電路(10)，該內(nèi)部電路(1)連接在第一外部端子(2)、高電位電源端子(3)及低電位電源端子(4)的每一個(gè)上，該浪涌保護(hù)電路(6A)連接在第一外部端子(2)與低電位電源端子(4)之間，保護(hù)內(nèi)部電路(1)不受施加在第一外部端子(2)上的浪涌電壓的影響，該電容元件(7)的一端子與第一外部端子(2)連接，該金屬氧化物半導(dǎo)體(MOS)晶體管(9)連接在該電容元件(7)的另一端子與低電位電源端子(4)之間，該控制電路(10)在浪涌電壓施加在第一外部端子(2)上時(shí)，使內(nèi)部電路(1)為停止?fàn)顟B(tài)，且不使金屬氧化物半導(dǎo)體(MOS)晶體管(9)活性化。
文檔編號(hào)H01L23/62GK1992266SQ200610164224
公開日2007年7月4日 申請(qǐng)日期2006年12月5日
發(fā)明者真壁良和, 山本睦 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社導(dǎo)出引文BiBTeX, EndNote, RefMan