專利名稱：電荷耦合器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)由串行寄存器和并行段組成的電荷耦合器件，例如電荷耦合器件適用于作成串-并-串(SPS)存儲器件。
我們知道，電荷耦合器件有一個串行寄存器和并行段。串行寄存器有電荷存儲電極和電荷傳輸電極，電荷存儲電極用來確定電荷存儲阱，電荷傳輸電極用來傳輸電荷存儲阱之間的電荷。并行段有串行寄存器橫向延伸的溝道和沿溝道方向上彼此隔開的電荷存儲電極。每個橫跨溝道延伸的電荷存儲電極，與每一個溝道一起去確定各自的電荷存儲阱，形成橫跨溝道延伸的各自一行電荷存儲阱。并行段還有電荷傳輸電極，用來傳輸電荷存儲阱相鄰行間的電荷。傳輸門用來傳輸串行寄存器和由溝道以及并行段的第一電荷存儲電極確定的電荷存儲電極相鄰行間的電荷。這樣的電荷耦合器件可以構(gòu)成串-并-串(SPS)電荷耦合器件的一部分，其中多個串行寄存器可以作成，一個作輸入串行寄存器，另一個作器件的輸出串行寄存器。這樣的SPS電荷耦合器件，適合用作存儲器，其中的并行段溝道，形成存儲矩陣，用以存儲模擬或數(shù)字信息，該信息經(jīng)串行輸入寄存器輸入，由串行輸出寄存器讀出。上述類型的電荷耦合器件的另一種型式是構(gòu)成圖像傳感器，其中存儲在并行段的電荷與所接收的二維輻射圖形信號一致。
GB-B-2110874描述了這樣的一種電荷耦合器件，它可以組成SPS存儲器件。如GB-B-2110874所述，電荷存儲和電荷傳輸電極的兩層導電圖案被作成在半導絕緣層上，其下的半導體表面區(qū)有溝道和電荷阱。上層作電荷傳輸電極，當然是與下層的電荷存儲電極由絕緣材料絕緣。如在GB-B-2110874中所述，兩層導電圖案是由淀積摻雜多晶硅的第一層和第二層，經(jīng)刻圖形成的。雖然可以使用其他導電材料，如金屬鋁，但使用多晶硅的好處，可使絕緣層更薄一些。
按照本發(fā)明，這里的電荷耦合器件是由串行寄存器、并行段、傳輸門組成的。串行寄存器有電荷存儲電極和電荷傳輸電極，電荷存儲電極用來確定電荷存儲阱，電荷傳輸電極用來傳輸電荷存儲阱之間的電荷。并行段有串行寄存器橫向延伸的很多溝道，以及有沿溝道方向彼此隔開的多個電荷存儲電極，每個橫跨溝道延伸的存儲電極，與每個溝道一起，確定各自的電荷存儲阱，以形成橫跨溝道延伸的各自一行電荷存儲阱。電荷傳輸電極用來傳輸電荷存儲阱相鄰行之間的電荷。傳輸門用來傳輸串行寄存器和由溝道確定的電荷存儲阱相鄰行之間，以及并行段電荷存儲電極的電荷。并行段的第一電荷存儲電極的特點在于要作成，至少大于每個溝道，第一電荷存儲電極要比后面的并行段的電荷存儲電極寬一些。
顯然，并行段的電荷傳輸和電荷存儲電極采用的是按溝道計量的尺寸。
串行寄存器的電荷存儲電極(也可能是電荷傳輸電極)與傳輸門相重疊，造成加到串行電荷存儲電極(也可能是電荷傳輸電極)和傳輸門的時鐘信號之間產(chǎn)生串擾，因為本發(fā)明實施例中的電荷耦合器件的并行段的第一電荷存儲電極，比后面的電荷存儲電極寬。第一電荷存儲電極下面的電荷，無意地傳輸?shù)酱屑拇嫫鞯目赡苄裕@樣的串擾有可能被減少或降低。
第一電荷存儲電極增加寬度，有希望減小串擾對電荷傳輸?shù)挠绊?，而不致過份地影響通過存儲器的傳輸電荷的總速率。第一電荷存儲電極可以是，例如，是后面電荷存儲電極寬度的近似于1.5倍。
電荷耦合器件可以包括有交變電荷存儲和傳輸電極的別的串行寄存器，這些別的串行寄存器，由并行段與串行寄存器分隔開，而且另外的傳輸門用來傳輸另外的串行寄存和由溝道確定的電荷存儲阱相鄰行以及并行段的電荷存儲電極第二行之間的電荷。這樣，這些串行寄存器可以包括一個輸入串行寄存器、另外的串行寄存器和一個輸出串行寄存器，因而第一傳輸門形成輸入傳輸門，使電荷從輸入串行寄存器，輸入到并行段，而第二傳輸門形成輸出傳輸門，使電荷從并行段輸出，電荷存儲電極的第二個門因而就形成并行段的最后一個電荷存儲電極。該器件可以是SPS存儲器或圖像傳感器的組成部份。
第二電荷存儲電極可以作成那種形狀，至少大于每條溝道，第二電荷存儲電極比并行段前面的電荷存儲電極(除第一電荷存儲電極外)寬些。這樣，就使得電荷傳輸與多個串行寄存器的存儲電極之間的串擾，和第二傳輸門引起第二電荷存儲電極下的電荷阱和多個串行寄存器之間的偶然地和不理想的電荷傳輸?shù)目赡苄詼p小，或至少是降低了。而不致過份地延遲電荷包通過器件的傳輸。第一電荷存儲電極可以是相同的寬度。
常見的SPS存儲器件，輸入和輸出串行寄存器的交變電荷存儲電極下面的電荷阱是空的。這樣可以避免或降低電荷包混雜或攪合在一起的可能性。這樣，當只有輸入或輸出串行寄存器的一半電荷阱，一旦接受電荷，那兒的并行段里的一行電荷阱中的每個電荷阱，可能同時被占據(jù)。如US-A-3967254中所述，作為交錯的公知技術(shù)是用于從輸入寄存器，傳輸?shù)讲⑿卸危鳛槿ソ诲e的已知技術(shù)是用在從并行段傳輸?shù)捷敵黾拇嫫?。因此，為了向SPS存儲器件，輸入一行信息，第一輔助行信息第一個被寫入串行輸入寄存器，然后傳輸?shù)降谝浑姾纱鎯﹄姌O下面的電荷阱，這樣就占據(jù)第一行的交變電荷存儲阱，通過加一適當時鐘信號給傳輸門，然后第二輔助行信息被寫入串行寄存器，由于傳輸門封鎖串行寄存器和并行段之間的傳輸，而最后，當?shù)诙o助行信息已經(jīng)被寫入輸入寄存器中，通過加適當?shù)臅r鐘信號給傳輸門，它才被傳輸?shù)降谝恍械钠溆嗟碾姾哨澹灾僚c第一輔助行信息交錯，形成在并行段內(nèi)的信息交錯行。
從上述可以看出，本發(fā)明實施例的電荷耦合器件，具有特殊的優(yōu)點，在那些使用交錯技術(shù)用于第一電荷存儲電極的地方，用以阻止或至少是抑制串擾。在第二輔助行信息寫入輸入串行寄存器期間的串擾，會造成把準備傳輸?shù)牡谝惠o助行信息，反傳輸?shù)捷斎氪屑拇嫫鳌?br> 為了使得一行信息，當它們輸入到存儲器件時，用同一命令可以被輸出，因而去掉第一和第二輔助行信息的交錯是必要的，如US-A-3967254所述，這可以由有兩個交錯對嵌的梳型電荷存儲電極組成的輸出級來完成。
本發(fā)明實施例的電荷耦合器件，第二電荷存儲電極可以是固定寬度的，并且可以設(shè)置，例如在GB-B-2110874中所述的緩沖器，放在去交錯輸出級和輸出串行寄存器之間。換句話說，第二電荷存儲電極可以構(gòu)成輸出級的一部份，它還是另外的電荷存儲電極。第二電荷存儲電極有第一行齒，而所說的另一個電荷存儲電極有第二行齒與第一行交錯對嵌，第一行齒的每個齒與各自的交變溝道的第一輔助組的每個齒重迭，而且第二行齒的每個齒與各自的溝道的第二輔助組的每個齒重迭，橫跨溝道延伸的第一電荷傳輸電極，把電荷從第二行齒下面的電荷存儲阱中傳輸?shù)接傻诙姾纱鎯﹄姌O和第一輔助溝道組所確定的電荷阱，而第二電荷傳輸電極，用來把電荷從由第一輔助溝道組和所說的另一個電荷存儲電極所確定的電荷阱，傳輸?shù)降谝恍旋X下面的電荷阱。
這樣，第二電荷存儲電極可以完成兩種功能，首先作為去交錯輸出級的一部份，第二是避免或阻止在串行輸出寄存器電荷傳輸和存儲電極之間的串擾，以及傳輸門引起不希望有的從去交錯輸出級，把電荷傳輸?shù)捷敵龃屑拇嫫髦小?br> 電荷存儲和傳輸電極，可以是兩層導電圖案，如摻雜多晶硅形成，如上所述，它能使用絕緣薄層。這些電極或傳輸門同樣可以由多晶硅條構(gòu)成。正如我們所知，摻雜多晶硅的電阻率大大高于鋁的電阻率(約100倍)，因此使用多晶硅傳輸門還有好處，有進一步減少串擾的可能性。因此，本發(fā)明實施例的電荷耦合器件，把有并行段的第一(也有可能第二或最后)電荷存儲電極作成大于每個溝道的寬度，在使用多晶硅電極的地方，尤其是傳輸門，那是大有好處的。
一個或者各自導電條可以覆蓋第一和/或第二傳輸門，而且絕緣層可以把這些或每個導電條與下面的傳輸門隔開，各導電層在電氣上接到下面的傳輸門，與并行段和串行寄存器隔開。
使用這樣的一種附加導電條有適當電阻材料，例如摻雜多晶硅作成傳輸門的地方可能是特別有好處的。因為它可以減少沿傳輸門的傳輸延遲時間，于是又減少引起不希望有的傳輸電荷的串擾的可能性。
現(xiàn)就本發(fā)明實施例，參照附圖舉例加以說明，其中

圖1是本發(fā)明實施例的電荷耦合器件的局部平面剖視圖。
圖2是圖1電荷耦合器件沿Ⅱ-Ⅱ線的剖面圖。
圖3是圖1沿Ⅲ-Ⅲ線的剖面圖。
圖4是圖1沿Ⅳ-Ⅳ線的剖嬙肌 圖5是圖1沿Ⅴ-Ⅴ線的剖面圖。
圖6是本發(fā)明實施例串-并-串(SPS)存儲器件部份的布局草圖。
參照圖，首先必須注意，這些圖是示意性的，不是按比例畫的，尤其在尺寸上，象厚度可能夸大了，而其他尺寸，為圖清晰起見，又可能被縮小了。
圖6原理性地表明了串-并-串(SPS)存儲單元的布局，它可以是形成大存儲器件的一部份，如有32個這樣的SPS存儲單元。
如圖6所示，SPS存儲器件的SPS存儲單元包括串行輸入寄存器A，串行輸出寄存器B以及輸入和輸出寄存器A和B之間的并行段C，它實際上形成存儲矩陣。圖1更詳細地表示出了一存儲單元的部份電荷耦合器件的結(jié)構(gòu)。
參照圖1和6，串行輸入寄存器A，由輸入端9(圖6)和交變電荷存儲和電荷傳輸電極3a和3b組成(為清晰起見，所有的傳輸電極在圖6中都被省略)。
移送到串行輸入寄存器A中的電荷包是由時鐘線上的時鐘信號控制的，如在圖1所示的配置，有兩相輸入串行寄存器A，有兩條時鐘線φA1和φA2。輸出串行寄存器B同樣地由交變電荷存儲和電荷傳輸電極4a和4b組成，還帶有兩條時鐘線φA1和φB2的兩相裝置，用來控制穿過輸出串行寄存器的電荷包到輸出端10的移動。
正如現(xiàn)有技術(shù)所知且在GB-B-2110874中所述，與電荷傳輸和存儲電極有關(guān)聯(lián)的兩相系統(tǒng)是被連到同一控制時鐘線(見圖1)并且必需為電荷傳輸電極下面提供常見方式的不對稱的勢壘，以確保以所要求的方向傳輸電荷。并行段C由多個溝道1組成，它們彼此平行延伸并橫跨(表示為垂直)控制著串行寄存器A和B，這些溝道1只不過由溝道截止區(qū)2隔開。或如下所述，由場氧化條下面的帶有溝道截止區(qū)的場氧化條隔開。盡管在圖6中僅僅表示出6條溝道1，應(yīng)該知道，通常這里會有很多這樣的溝道，例如，在一個SPS存儲單元中，會有100條這樣的溝道。
器件上并行段C橫向延伸的許多電荷存儲電極，可能在數(shù)百條量級，因此，每個電荷存儲電極與各自下面的溝道1確定一電荷存儲阱，因而電荷存儲阱的各行，按溝道1的橫向配置，且沿溝道1的方向彼此隔開。電荷傳輸電極同樣地延伸跨過溝道，把各自的傳輸著的電荷包從相關(guān)的電荷存儲電極下面的一行電荷存儲阱中，傳送到下一個電荷存儲電極下面的電荷存儲阱。
圖6只不過原理性地說明4個電荷存儲電極11a，12a，13a，14a(毗連的電荷傳輸電極在圖6中未示出)，而圖1表明了電荷存儲電極11a，12a和Na以及電荷傳輸電極12b，13b和Nb。
如上所述，電荷存儲電極11a，12b，…Na由下面的溝道1確定電荷存儲阱，每個阱提供存儲單元的一個存儲格點，而存儲點以正交矩陣排列。
把存儲在阱中的電荷包傳輸?shù)较乱粋€阱中，是由加到電荷存儲和電荷傳輸電極的時鐘線控制的，盡管時鐘線用來提供信號，以控制電荷包的移動，從一行到一行地通過并行段可以是兩相、三相或四相系統(tǒng)更可取。并行段C被控制成多相或脈動式，由于并行段的每第十個的電荷存儲電極和每第十個的電荷傳輸電極被連到同一時鐘線，因此如在美國專利說明書第2105111B號中所描述的那樣，每組中，十個連續(xù)存儲格點中有九位是滿信息的，而第十格點保持空格點。通過從底到頂，轉(zhuǎn)移空位(圖1和6)信息可以一步一步的從頂移到底，這種操作方式的優(yōu)點是信息密度高，它在并行段可達到每十位中僅僅出現(xiàn)一個空格點。
此外，相毗連的電荷存儲和傳輸電極由同一個時鐘線控制，且具有必要的不對稱勢壘在電荷傳輸電極下面，如圖1所示的配置，第一個，即輸入電荷傳輸門T1和并行段的第一電荷存儲電極11a與時鐘線φT1相連，φT1正是脈動時鐘系統(tǒng)的組成部份，但它提供時鐘信號，把信息從輸入串行寄存器A傳輸?shù)讲⑿卸蜟。后面的電荷存儲電極12a、13a、…Na和毗連的電荷傳輸電極12b、13b、…Nb被連到脈動時鐘系統(tǒng)的時鐘線φ12、…φn。
第二個，即輸出傳輸門T2，同樣地用來把電荷包從并行段C傳輸?shù)酱休敵黾拇嫫鰾。
如圖1和6所示的配置，各自溝道1與串行輸入寄存器A和串行輸出寄存器B的電荷存儲電極3a、4a相連，使得電荷包從串行輸入寄存器A的每個電荷存儲電極3a下面，傳輸?shù)讲⑿卸蜟，沿著毗連的溝道1傳輸，并傳輸?shù)酱休敵黾拇嫫鰾的毗連電荷存儲電極4a下面的電荷阱，準備從存儲單元或電荷耦合器件輸出。這樣的配置能夠達到最大的信息密度。然而，串行寄存器A和B的相鄰的電荷存儲電極3a下面的電荷存儲阱，同時被填滿是不可能的，而是滿格點需用空格點去交換。
因此，當信息輸入到串行輸入寄存器A，第一輔助行信息，在加到時鐘線φA1和φA2的時鐘脈沖控制下，電荷包被移入串行寄存器A，因此只有交變電荷存儲電極3′a下面的電荷存儲阱被填滿，這些電荷包與加時鐘脈沖給第一傳輸門T1的時鐘線φT1的同時，全部送到第一電荷存儲電極11a下面各自的電荷存儲阱中。
當電荷包僅僅出現(xiàn)在輸入串行寄存器A的交變電荷存儲阱中時，只有第一電荷存儲電極11a下面的第一行電荷存儲阱的交變溝道1a的電荷存儲阱是滿的，這個交變溝道1a形成溝道的第一輔助組。
由于第一輔助行信息存儲在溝道1a的第一輔助組的電荷阱中，被存儲的第二輔助行信息被移動，在加到時鐘線φA1和φA2的時鐘脈沖控制下，電荷包進入串行寄存器A的其余電荷存儲電極3″a下面的電荷存儲阱。當在3″a下的第二輔助行信息已經(jīng)存儲時，由于給第一傳輸門T1的時鐘線φT1加適當?shù)臅r鐘信號，它們就從電極3″a下的電荷阱傳輸?shù)讲⑿卸蜟，再到其余的，即由溝道的第二輔助組1b與第一電荷存儲電極11a重迭所確定的電荷存儲阱。這兩行輔助信息構(gòu)成的電荷包，就這樣交錯地確定并行段內(nèi)的信息行，然后平行傳輸，通過并行段C，如下所述加到串行輸入寄存器的電荷存儲電極3a的時鐘線φA1和φA2的信號(如果與所示的配置相反，也可能是電荷傳輸電極的，電荷傳輸電極3b與傳輸門T1重迭)和加到時鐘線φT1的信號之間可能有串擾。串擾可能造成從并行段C不適當?shù)貍鬏旊姾砂Ｒ虼?，在如圖所示的配置中，例如，當?shù)谝惠o助行信息被傳輸?shù)降谝浑姾纱鎯﹄姌O11a下面的電荷存儲阱時，加到時鐘線φA1和φA2的時鐘信號之間的串擾，控制第二輔助行信息輸入移入串行輸入寄存器A，而加到第一傳輸門T1的時鐘線φT1的時鐘信號，可能造成已經(jīng)存儲在第一電荷存儲電極11a下的電荷包，返回到串行輸入寄存器A。這當然不是所希望的，為了避免或減少電荷包在串行輸入寄存器A和第一電荷存儲電極11a之間，因這樣的串擾引起偶然傳輸?shù)目赡苄?，第一電荷存儲電極11a作成的形狀，使得至少大于每一個溝道1的整個寬度，比并行段C的控制部份的脈動時鐘的后面的電荷存儲電極12a、13a、…Na要寬些。這就使得存儲在相當寬的第一電荷存儲電極11a下的電荷存儲阱中的電荷包，返回到串行輸入寄存器A，變得很困難。因為對給定大小的電荷包來說，對較寬的阱的被填滿能級要比由后面的電荷存儲電極12a，13a，…Na所確定的阱低，因此需要較高的電壓噪音信號，才能造成電荷被偶然地從較寬的阱出來，返回到輸入串行寄存器。如圖1所示，第一電荷存儲電極11a的寬度是均勻的，雖然它確實僅僅需要第一電荷存儲電極11a比后面的并行段的電荷存儲電極寬，大于溝道1，而不大于場氧化條34a。如果第一電荷存儲電極11a僅僅比并行段的后面的電荷存儲電極寬，大于溝道的寬度，那么第一電荷存儲電極11a的各個較寬部份，應(yīng)延伸超過第一電荷存儲電極一個足夠的長度，以便蓋住毗連溝道1的整個寬度，且最好與連著的溝道1的場氧化條34a稍相重迭。
最好增加第一電荷存儲電極11a的寬度，以減小電荷傳輸中的串擾影響，而不致過份地影響通過存儲器傳輸電荷的總速率。例如，第一電荷存儲電極的寬度可以是后面電荷存儲電極12a、13a、…Na的1.5倍左右。
如上所述，串行輸出寄存器B與串行輸入寄存器A相似(由時鐘線φB1和φB2的脈沖時鐘信號控制)，因此，只有輔助信息行能從存儲單元讀出的同時，送入到輸出串行寄存器B。當然，通常最好是信息按進入存儲單元的次序，退出存儲單元，于是，并行段C的脈動時鐘控制部份，如圖1和6所示，為實現(xiàn)輔助信息行的去交錯存取的輸出級20經(jīng)由毗連的輸出串行寄存器B后面的第二輔助行，使第一輔助行信息從存儲單元送出。
如圖1和6所示，輸出級20包括有第一和第二齒狀交錯電極21、22和三個毗連的電荷傳輸電極24、25和26(圖6中未表示出)。
電荷存儲電極22構(gòu)成并行段C的最后電荷存儲電極，如所示，象第一電荷存儲電極11a一樣，最后的電荷存儲電極22的寬度超過各溝道1的總寬，也比其余的電荷存儲電極寬些。在本實施例中，就第一電荷存儲電極11a來說，這種拓寬是由第一電荷存儲電極11a按一個固定或均勻?qū)挾葋磉_到。然而，最后面的電荷存儲電極22的寬度不是固定不變的，如圖1所示，最后的電荷存儲電極22包括一個橫跨溝道1延伸的帶或條狀部份22a，第一行齒22b從帶狀部份的一側(cè)伸出，所以，每個齒都重迭在溝道的第一輔助組1a的各自的一個溝道上，另一行齒22C從帶狀部份22a的另一側(cè)伸出，并偏離第一行齒22b，所以，另一行齒22C的每個齒重迭在溝道1b第二輔助組各自的一個溝道上。
如所示，第一行齒22b比另一行齒22C稍微長一些。這是因為需要第一行齒22b去完成去交錯存取，而設(shè)置另一行齒22C為的是使第二，即最后電荷存儲電極22是較寬的，超過每個溝道。由于已陳述過的有關(guān)第一電荷存儲電極11a的理由，其寬度比并行段的其他電荷存儲電極的寬度要寬(除第1個外)。橫跨另一行齒22C的電荷存儲電極22的寬度，可以是由電荷存儲電極12a、13a、…Na寬度的3倍。最后的電荷存儲電極22的帶狀部份22a的寬度大致和電荷存儲電極12a、13a、…Na的寬度一樣。
圖1中所示的替代配置由圖6的圖示加以說明。如圖6所示，帶狀部份22a的寬度是均勻一致的，且沒有行齒22C。帶狀部份22a的寬度可以是電荷存儲電極12a、13a、…Na的1.5倍。
輸出級的另一個電荷存儲電極21包括一個帶狀部份21a和延伸出的第二行齒21b，以及電荷存儲電極22的第一行齒22b，彼此交錯對嵌，所以，第二行齒21b的每個齒都重迭在溝道1b的第二輔助組各自的一個溝道上。
從圖1和6可以看出，齒22b、22c和21b這些行的每個齒都延伸過毗連在其下面的溝道1的整個寬度，并稍稍與溝道的場氧化條34a相重迭。
如圖1所示，輸出級的第一電荷傳輸電極24延伸過各溝道1，且與電荷存儲電極Na部份重迭，也與電荷存儲電極21的帶狀部份21a重迭。輸出級20的第二傳輸電極25與第一行齒22b的齒端和電荷存儲電極21的帶狀部份21a相重迭，而輸出級20的第三電荷傳輸電極26，與第二行齒21b的齒端和電荷存儲電極22的帶狀部份22a的局部相重迭。
第二，即輸出傳輸門T2與行齒22c，以及用作串行輸出寄存器向外傳輸電荷包的帶狀部份22a的中間部份相重迭。
在圖1所示的電荷耦合器件的結(jié)構(gòu)，將按圖1至5詳加描述。
圖2至5很清楚地表明了器件有一個半導體襯底30，在本例中，是～P-型單晶硅半導體。半導體襯底至少有一表面層31，它的摻雜濃度相當?shù)?，受主濃度?015到1016原子/厘米3之間，這一層覆蓋著整個厚半導體襯底。但是，在另一個重要的實施例中，對于一個低電阻率的P-型襯底32，它也可以設(shè)置成具有較高的電阻率層，其厚度在5～10μm之間。低電阻率P-型襯底32的摻雜質(zhì)濃度在1019～1020原子/厘米3。眾所周知，這種半導體襯底的結(jié)構(gòu)有一優(yōu)點，即能夠限制漏電流。在圖2到5中，從襯底32到分開外延層31的虛線，指出了這種可能的結(jié)構(gòu)。
在P-型層31中，限定了并行段C的溝道1a和1b以及串行輸入和輸出寄存器A和B的那些溝道。為此，半導體表面有一場氧化層圖案34(圖1中用虛線表示，圖6中用陰影表示)，它覆蓋了大部份表面，在溝道1a和1b以及串行寄存器A和B的區(qū)域內(nèi)有一些窗口。隔開相鄰溝道的場氧化層圖案34a，盡管在圖6中沒有表示出來，但場氧化層在向場氧化圖案34之外延伸，因而在圖中所示部份以外也可能有窗口，在這些地方設(shè)有外圍電路。場氧化層圖案34，其厚度大約在0.2μm至0.7μm之間，在本實施例中，是通過硅片的局部氧化法形成。為了防止寄生溝道的形成，通過增加氧化圖案34下的摻雜濃度，設(shè)置P-型溝道截止區(qū)35來達到(圖2至5所示)。必需設(shè)置勢壘以保證在兩相系統(tǒng)中電荷流動的非對稱性或定向性，在傳輸電極T1、3b、4b、12b、…Nb、24、25、26和T2的下面設(shè)置P-型離子注入?yún)^(qū)38。
例如，溝道1a、1b的寬度大約是2μm，而將溝道1a和1b相互隔開的場氧化層條34a的寬度大約是2μm。
在溝道1a和1b區(qū)，這些半導體表面用介電薄層覆蓋著，例如，用厚度在0.02μm至0.08μm之間的氧化硅層36覆蓋。
在介電層36上，通過淀積和刻成圖案，在本實施例中，由形成的第一層摻雜多晶硅來制作電荷電極3a、4a、110、…Na、21和22。另外一介電材料薄層(又一氧化硅層實例)36a覆蓋住由第一層多晶硅限定的電荷存儲電極，隨后淀積形成第二摻雜多晶硅層，刻圖形成電荷傳輸電極3b、12b、…Nb、24、25、26、4b、傳輸門T1和T2。在電荷傳輸電極和傳輸門下的介電層36a的厚度大約是0.03μm。如圖1所示，電荷傳輸電極稍稍與底下的電荷存儲電極相重迭。而且構(gòu)成并行段C的輸出級20的電荷存儲電極21和齒22，同樣，重迭在場氧化層條34a上，以至覆蓋溝道的整個寬度。
還有一層介電材料，例如在第二多晶硅層和導電材料上還設(shè)置一層氧化硅層36b，而淀積的導電材料，例如金屬鋁，用來提供必要的連接而作成導電線路。
第一和第二導電條40和41分別在第一和第二傳輸門T1與T2上延伸。這些導電條40和41分別與器件區(qū)外的傳輸門T1和T2相接(沒有示出)，因為摻雜多晶硅電極的電阻相當高(與鋁比較)，所以，設(shè)置導電條40和41也用來減小可能產(chǎn)生的延遲。這些導電條40和41可以用鋁制作。
在圖中雖然只表示出一個電荷耦合器件或存儲單元，但完整的存儲器件可以包括有32個這樣的具有電荷存儲和電荷傳輸電極，這些電極用在并行段C上遍布整個單元，因而在各單元上，能從一行到一行地同時傳輸信息。在這樣的配置中，導電條40和41被連接到下面的傳輸門T1和T2，一旦連接到各單元之間，就能進一步減少可能的延遲時間。
在圖1和6中所示的存儲單元或電荷耦合器件結(jié)構(gòu)1的操作情況，現(xiàn)在將加以簡述。
如上所述，元件的數(shù)目(把電荷存儲電極3a或4a和與之相關(guān)的電荷傳輸電極3b或4b看作一個元件)不是主要的，而可以是任何所需的個數(shù)，但實際應(yīng)用上有一個上限，例如320個元件。例如，由存儲單元組成一個影象存儲的32并行存儲塊之一，而且，并行段的每一行可以有存儲格點90個，組成存儲信息行。存儲塊能存儲信息的行數(shù)，由并行段的元件數(shù)確定(每一元件由電荷存儲電極和與之相關(guān)的電荷傳輸電極構(gòu)成)，這里并行段可能有320個元件(除輸出級20外)。如上所述，并行段是多相或脈動型的電荷耦合器件，其中每第十個元件都由相同的電荷存儲和電荷傳輸電極的時鐘脈沖控制，且10行信息中有一行是空的，并行段(省去輸出級20)可有320行信息(即320個元件)，所以，具有9×32×9個信息位的存儲容量。
設(shè)想加到器件時鐘線上的電壓，在低壓V1(0V)和高壓V2(例如5V)之間變化，同時，襯底電壓是Vs(例如-2.5V)。在已描述的裝置中，將電荷包某一電荷存儲電極下面的電荷阱傳輸?shù)胶竺娴碾姾纱鎯﹄姌O下面的電荷阱，當把低電壓V1加到與這一電荷存儲阱相連的時鐘線，而高電壓V2加到與后面的電荷存儲阱相連的時鐘線上時，便使電荷流過勢壘，進入后面的電荷存儲阱。當與后面的電荷阱相連的時鐘線的電壓又回到低電壓V1時，其中的電荷就留下。
如上所述，通過加到時鐘線φA1和φA2的電壓，第一輔助行信息，按電荷包被傳輸?shù)捷斎氪屑拇嫫鰽，存于電荷存儲電極3′a下面的電荷阱中。對傳輸門T1，施加高電壓信號V2，如GB-B-2105111所述，將第一輔助行信息傳輸?shù)接蓽系?a和電荷存儲電極11a所確定的電荷阱中。然后，第二輔助行信息，在時鐘線φA1和φA2的信號控制下，移到輸入串行寄存器，去占有電荷存儲電極3″a下面的電荷阱。當將第二輔助行信息寫進輸入串行寄存器時，因傳輸門T1加上高電壓信號V2，第二輔助行信息就被傳輸?shù)接蓽系?b和電荷存儲11a所確定的的電荷阱中。第一和第二輔助行是交叉的。
通過脈動時鐘系統(tǒng)(在GB-B-2105111中已詳加描述)使交錯行信息，移動通過并行段。
當交錯行信息出現(xiàn)在電荷存儲電極Na下面的電荷阱中，如GB-B-2110874所述，加到時鐘線φ21的高電壓信號V2被連接到電荷傳輸電極24和輸出級的齒型電荷存儲電極21時，高電壓V2使得這行的電荷包被傳輸?shù)烬X型電荷存儲電極21下面的電荷阱中。因而，電荷包交錯地被存儲在齒21b的下面和在齒21b之間，帶21c的中間狹窄部位下面。在電荷傳輸電極25的時鐘線φ25上和電荷存儲電極22的時鐘線φ22上施加適當?shù)碾妷海鎯υ趲?1a和溝道1a所確定的阱中的電荷包便被傳輸?shù)诫姾纱鎯﹄姌O22的齒22b下面的電荷阱中。電荷傳輸電極26的時鐘線φ26維持低壓V1，以防止傳輸溝道1b和電荷存儲電極21共同確定的阱中的電荷包。因而，使第一和第二輔助行信息被分開。通過加適當?shù)臅r鐘信號到傳輸門T2，第一輔助行信息才能被傳輸?shù)酱休敵黾拇嫫?。當在時鐘線φB1和φB2上的電壓控制下，把第一輔助行信息傳輸?shù)捷敵龆?0時，加適當?shù)碾妷盒盘柕綍r鐘線φ26和φ22上，第二輔助行信息從齒11b下面的電荷阱，傳輸?shù)接蓭?2a和溝道1b所確定的電荷阱中。一旦第一輔助行信息已經(jīng)輸出到輸出端，通過加時鐘脈沖到第二個時鐘線φT2或輸出傳輸門T2，第二輔助行信息就可以傳輸?shù)捷敵龃屑拇嫫鰾，然后，在時鐘線φB1和φB2上的時鐘信號控制下，信息也被傳送到輸出端10。
如GB-B-2110874中所述，可在去交錯輸出級20和輸出傳輸門T2之間設(shè)置一個緩沖器。有了這樣的緩沖器，就可以省去齒22c，而所形成的緩沖器的電荷存儲電極寬度超過每一溝道，其次比并行段控制脈動時鐘部份的電荷存儲電極寬。這樣一個緩沖器電荷存儲電極在其長度方向上，寬度可以是固定不變的。
同樣地，任何其他去交錯的適當方法都可以用于第一和第二輔助行信息，例如象US-A-3967254中所描述的。此外，沒有必要在SPS存儲單元上交錯行信息，反而，可以通過保持空格點的并行段的具有交錯溝道的存儲單元，分別傳送行信息。在這樣的情況下，就不需要有去交錯級，不過，根據(jù)上面所述的理由，并行段C的最后電荷存儲電極仍然可以是寬的(至少大于每個溝道)。
雖然在上面所述的配置中，采用了表面溝道電荷耦合器件結(jié)構(gòu)，但也可以采用埋置型的電荷耦合器件結(jié)構(gòu)。此外，盡管上面所描述的配置只涉及到串-并-串行存儲器，本發(fā)明可以用于類似的器件，例如，圖像傳感器。而且，只要對時鐘信號電壓作適當改變，本發(fā)明也適用于n-型導電的半導體襯底。同樣，本發(fā)明還可適用于，與硅不同的半導體材料，只要對不同特性的半導體材料作適當?shù)奶幹?，制作電荷存儲和電荷傳輸電極時，應(yīng)使用導電材料或不同導電材料的復合層，而不是用摻雜多晶硅。
知道了現(xiàn)在由本文公開的技術(shù)之后，對本領(lǐng)域的技術(shù)人員來說，可作其他改進將是顯然的。例如，各種改進中可能包含有別的特征，那些在設(shè)計電荷耦合器件已經(jīng)知道的特征，而這些特征是可以用來替代或添加到本發(fā)明已經(jīng)描述的特征中。雖然在本申請中，權(quán)利要求已闡述了這些特征的詳細組合，但必須懂得，本申請公開的范圍也包括任何新的特征，或任何在這里公開的特征的新組合，這些特征或是明顯的，或是不明顯的，或是一般的，或是多個特征的改進，但這些特征對本領(lǐng)域中的技術(shù)人員來說，應(yīng)該是明顯的，所以，無論在權(quán)利要求中是否涉及到相同的發(fā)明，有如本權(quán)利要求;是否如本發(fā)明所達到的那樣，解決了任何或所有的技術(shù)問題。因此，申請人請公眾注意，當本申請依法執(zhí)行或從中取得任何進一步的申請時，新的權(quán)利要求可以系統(tǒng)地闡述這些特征和/或這些特征的組合。
權(quán)利要求
1.一種電荷耦合器件，包括有串行寄存器、平行段和傳輸門，串行寄存器有電荷存儲電極，用來確定電荷存儲阱，電荷傳輸電極用來在電荷存儲阱之間傳輸電荷；并行段有串行寄存器橫向延伸的溝道，有沿溝道方向彼此隔開的電荷存儲電極，各電荷存儲電極在溝道上橫向延伸以確定每一溝道的各自電荷存儲阱，由各溝道形成一相應(yīng)的橫向延伸于溝道的電荷存儲阱的行，還有電荷傳輸電極，用來傳輸電荷阱相鄰行間的電荷，電荷存儲阱由溝道和并行段的第一電荷存儲電極確定，其特征是，并行段的第一電荷存儲電極的形狀是這樣的，至少蓋過每個溝道，且第一電荷存儲電極寬于并行段后面的電荷存儲電極。
2.根據(jù)權(quán)利要求1所述的電荷耦合器件，其中還包括有另一種串行寄存器，它有交變電荷存儲和電荷傳輸電極，并行段把這另一種串行寄存器與串行寄存器分開;而且還有另一種傳輸門，用來傳輸另一串行寄存器和電荷存儲阱的相鄰行間的電荷，所說的電荷阱由溝道和并行段的第二行電荷存儲電極確定。
3.根據(jù)權(quán)利要求2所述的電荷耦合器件，其中串行寄存器包括有，輸入串行寄存器，以及另一串行寄存器，還包括一個器件的輸出串行寄存器。
4.根據(jù)權(quán)利要求3所述的電荷耦合器件，其中，第二電荷存儲電極包括有另一個電荷存儲電極的輸出級部分;第一行齒的第二電荷存儲電極和第二行齒與第一行交錯相嵌的所說的另一種電荷存儲電極，第一行齒的每一個齒與交變溝道第一輔助組各自的一個溝道相重迭，第二行齒的每一齒與溝道第二輔助組各自的一個溝道相重迭;第一電荷傳輸電極橫跨溝道延伸，用來把電荷從第二行齒的下面的電荷存儲阱中，傳輸?shù)接傻诙姾纱鎯﹄姌O和溝道的第二輔助組所確定的電荷阱，第二電荷傳輸電極，用來把電荷從溝道的第一輔助組和所說的另一電荷存儲電極所確定的電荷阱，傳輸?shù)降谝恍旋X下面的電荷阱。
5.根據(jù)權(quán)利要求2、3、或4所述的電荷耦合器件，其中第二電荷存儲電極形狀是這樣的，至少每一溝道，第二電荷存儲電極寬于并行段在前面的電荷存儲電極。
6.根據(jù)前面任何一個權(quán)利要求所述的電荷耦合器件，其中第一電荷存儲電極的寬度是均勻的。
7.根據(jù)前面任何一個權(quán)利要求所述的電荷耦合器件，其中傳輸門或每個傳輸門都包括有多晶硅條。
8.根據(jù)前面任何一個權(quán)利要求所述的電荷耦合器件，其中一個導電條或各自相應(yīng)的導電條與第一和/或第二傳輸門相重迭。
9.根據(jù)權(quán)利要求8所述的電荷耦合器件，其中的絕緣層把導電條或每一導電條，與其下面的傳輸門隔開，這些或每一導電層在電氣上被連接到傳輸門，而與器件的并行段和串行寄存器隔開。
10.一種電荷耦合器件包括有多個并行連接的存儲單元，每個存儲單元都包括了根據(jù)前面任何一個權(quán)利要求所述的電荷耦合器件。
全文摘要
電荷耦合器件有一串行寄存器和并行段。串行寄存器有電荷存儲電極和電荷輸電極，并行段的溝道橫向延伸過串行寄存器。并行段的電荷存儲電極沿著溝道方向彼此隔開，以得到電荷存儲阱各自的行，電荷存儲阱橫向延伸于溝道，并行段還有用來在電荷存儲阱相鄰行之間傳輸電荷的電荷傳輸電極；有用來在串行寄存器和電荷存儲阱相鄰行之間，傳輸電荷的傳輸門，電荷存儲阱由溝道和并行段的第一電荷存儲電極至少在每一溝道(1a，1b)上，第一電荷存儲電極(1a)的寬度要比后面的電荷存儲電極(12a，…Na)的寬度寬。
文檔編號H01L29/423GK1031156SQ8810669
公開日1989年2月15日 申請日期1988年7月7日 優(yōu)先權(quán)日1987年7月10日
發(fā)明者阿里·斯洛 申請人:菲利浦光燈制造公司