專利名稱：Cmos晶體管和單電容動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)晶體管和一個(gè)存儲(chǔ)電容器的半導(dǎo)體存儲(chǔ)器，更具體地說(shuō)，本發(fā)明涉及用于大規(guī)模集成電路技術(shù)的動(dòng)態(tài)操作的隨機(jī)存取存儲(chǔ)器(RAM)的結(jié)構(gòu)與制造方法。
1986年12月30日公布的Kume等人的美國(guó)專利U.S.4，633，438題為“疊層半導(dǎo)體存儲(chǔ)器”，它描述了一種進(jìn)行動(dòng)態(tài)操作的三管隨機(jī)存取存儲(chǔ)器，其中一個(gè)晶體管疊放在另一個(gè)晶體管上。寫(xiě)入用的晶體管置于讀出用的晶體管上，其一端與晶體管的柵電極一起用來(lái)判斷數(shù)據(jù)。其另一端與讀出用晶體管的一端相連。
使用疊層互補(bǔ)型場(chǎng)效應(yīng)管(FETS)可以獲得能進(jìn)行超大規(guī)模集成的存儲(chǔ)單元，其中，兩個(gè)FETs由重疊字線驅(qū)動(dòng)。不過(guò)，這些字線是就讀出和寫(xiě)入操作分別被驅(qū)動(dòng)的，而不是象本發(fā)明那樣由互補(bǔ)信號(hào)同時(shí)驅(qū)動(dòng)的。
1981年1月2日公布的Saxe的美國(guó)專利U.S.4271488題為“使用模擬存儲(chǔ)陣列的高速探測(cè)系統(tǒng)”，它描述了一種使用一個(gè)模擬存貯陣列的高速探測(cè)系統(tǒng)，在該陣列中，連接到一根模擬總線的取樣-保持元件按行和列排列，形成了一個(gè)MXN陣列。該系統(tǒng)可按快進(jìn)-慢出模式工作，而且可以把這個(gè)模擬存儲(chǔ)陣列做在一塊單片集成電路的半導(dǎo)體芯片上。該模擬存儲(chǔ)器包括含有取樣/保持電路的元件。典型的取樣/保持電路示于圖2，包括說(shuō)明互補(bǔ)型FET開(kāi)關(guān)裝置的圖2c。不過(guò)，互補(bǔ)驅(qū)動(dòng)信號(hào)是借助于倒相器54和與門52在單元內(nèi)得到的，且該專利沒(méi)有說(shuō)明或教導(dǎo)使用提供前面所述的本發(fā)明的互補(bǔ)驅(qū)動(dòng)信號(hào)的互補(bǔ)字線。
1972年10月24日公布的Chartecs等人的美國(guó)專利U.S.3，701，120題為“慢寫(xiě)入和快無(wú)損讀出的模擬電容存儲(chǔ)器”，它描述了一種能以相當(dāng)慢的速度寫(xiě)入并獨(dú)立地以相當(dāng)快的速度無(wú)損讀出的模擬存儲(chǔ)器。當(dāng)需存儲(chǔ)部件時(shí)，就規(guī)定一種單獨(dú)的寫(xiě)入和讀出地址邏輯。每個(gè)存儲(chǔ)部件包括一取樣和保持微電路陣列，各微電路有一外存儲(chǔ)電容、一個(gè)隔離放大器和獨(dú)立的輸入和輸出模擬開(kāi)關(guān)以響應(yīng)垂直和水平寫(xiě)入讀出尋址。
1969年7月22日公布的Buvns等人的第3457435號(hào)題為“互補(bǔ)型場(chǎng)效應(yīng)晶體管傳輸門”的美國(guó)專利，描述了一種電路，該電路的導(dǎo)電類型相反的場(chǎng)效應(yīng)晶體管對(duì)的源-漏通路并聯(lián)連接，極性相反的信號(hào)被加在這兩個(gè)晶體管的柵極上，加偏壓使它們同時(shí)導(dǎo)通或截止。構(gòu)成互補(bǔ)型晶體管的柵極由圖4所示的兩個(gè)互補(bǔ)信號(hào)驅(qū)動(dòng)，以便消除由單個(gè)場(chǎng)效應(yīng)晶體管的閾值電壓引起的傳輸電壓的下降。該專利沒(méi)有披露這種電路在一個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元中的用法。
Fujitsu有限公司的歐洲專利175-378A示出了一種三管元件的DRAM結(jié)構(gòu)，它有讀和寫(xiě)的選擇線，這兩根線結(jié)合成一根線連接到讀和寫(xiě)選擇晶體管的柵極。寫(xiě)選擇晶體管放在讀選擇晶體管之上，其間用一絕緣層隔開(kāi)并共用一個(gè)漏區(qū)。存儲(chǔ)晶體管形成在硅襯底上，其形成深度與讀選擇晶體管相同。兩個(gè)晶體管的溝道區(qū)域互相連接，各自被用來(lái)作為另兩個(gè)晶體管的擴(kuò)散(源或漏)區(qū)。
寫(xiě)和讀選擇線可以結(jié)合成一根單獨(dú)的控制線或一根寫(xiě)/讀選擇線。這里，讀和寫(xiě)選擇晶體管的柵極都連接到寫(xiě)/讀選擇線上，靠具有不同的閾值電壓來(lái)區(qū)分它們。
其它的參考文件包括U.S專利4，434，433、4，308，595、4，203，159、4，044，342、3，919，569和IBM技術(shù)公報(bào)Vol.23，No.10第4620頁(yè)及Vol.18，No.3，第649頁(yè)上的內(nèi)容。
本發(fā)明的目的是提供一種互補(bǔ)型MOS單電容動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元，它用無(wú)升壓字線工作，沒(méi)有閾值損失的問(wèn)題。
本發(fā)明的另一個(gè)目的是提供一種CMOS單存儲(chǔ)電容動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元，它包括連接到存儲(chǔ)電容器的n型和p型傳送器件。
本發(fā)明再一個(gè)目的是提供一種帶有兩個(gè)互補(bǔ)型晶體管器件的真正的CMOSDRAM單元，兩個(gè)互補(bǔ)型晶體管器件的柵極由互補(bǔ)字線控制。
本發(fā)明的前述目的及其它目的、特征和優(yōu)點(diǎn)從下面結(jié)合附圖的更具體的說(shuō)明可以看得很清楚。


圖1是按本發(fā)明原理的CMOS存儲(chǔ)單元的電路簡(jiǎn)圖。
圖2為按本發(fā)明原理的CMOS存儲(chǔ)單元結(jié)構(gòu)的截面示意圖。
圖3和圖4為制造圖2所示的CMOS單元結(jié)構(gòu)的某個(gè)生產(chǎn)步驟時(shí)的截面示意圖。
圖5是按本發(fā)明原理的CMOS存儲(chǔ)單元另一實(shí)施例的截面示意圖。
在使用動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元的集成電路工藝中，隨著DRAM密度的增加，按比例減少由DRAM單元(如單管、單電容DRAM器件等)所占據(jù)的面積是重要的。按比例縮少DRAM元件中傳送器件的尺寸的一般的困難是要把“截止”器件上的漏電流減到最小，就希望有高的閾值電壓，但反過(guò)來(lái)，要把存儲(chǔ)的電荷增到最大并獲得較高的電荷傳送速率，又希望閾值電壓小。隨著器件尺寸的減少，利用升壓字線來(lái)避免這一問(wèn)題的傳統(tǒng)方法就更困難了。例如，尺寸減少了的器件的擊穿電壓降低，這就限制了可能的升壓字線電壓電平。因此，對(duì)于DRAMS來(lái)說(shuō)，重要的是設(shè)計(jì)一種新的允許使用無(wú)升壓字線但又不存在所述閾值損失問(wèn)題的單元。
本發(fā)明提供了一種克服了所述問(wèn)題的互補(bǔ)型MOS單電容DRAM單元(CMOS-1C單元)。這種新單元的一個(gè)實(shí)施例的線路示意圖示于圖1。與常規(guī)的單管DRAM單元的區(qū)別在于，連接到存儲(chǔ)電容器的傳送器件不是只用一種類型的，而是在每個(gè)存貯單元中同時(shí)具有n型傳送器件和p型傳送器件，例如，圖1中的器件10、12和14、16。這些互補(bǔ)器件的柵極18、22和20、24分別由互補(bǔ)字線26和28控制。在準(zhǔn)備狀態(tài)，字線26處于低電平使n型器件10、14截止，而互補(bǔ)字線28處于高電平使p型器件12、16截止。存貯單元38由傳送器件10和12以及存儲(chǔ)電容30構(gòu)成，電荷存儲(chǔ)在電容30中，在準(zhǔn)備狀態(tài)，單元38與位線(bitline)34相隔離。當(dāng)該單元被選通時(shí)，字線26變?yōu)楦唠娢?，而互補(bǔ)字線28變?yōu)榈碗娢唬蛊骷?0和12兩者均導(dǎo)通?；パa(bǔ)器件10和12構(gòu)成一CMOS旁路門(passgate)，沒(méi)有閾值損失。結(jié)果，不需要使字線電壓電平升高來(lái)存儲(chǔ)全電壓(全電源電壓VDD或零電壓)。因此，能夠通過(guò)位線34以全VDD的值(即沒(méi)有閾值損失)從電容30讀出總的傳感電荷或?qū)⑵浯嫒腚娙?0。
所述的存貯單元有幾個(gè)優(yōu)點(diǎn)(1)對(duì)電荷傳送即使不升高字線電壓電平也沒(méi)有閾值電壓損失，因?yàn)椴还苁荲DD還是零均可分別通過(guò)PMOS或NMOS全部傳送;(2)因?yàn)樵陔姾蓚魉推陂g的大部分時(shí)間兩個(gè)器件都工作，所以信號(hào)傳輸較快;(3)因?yàn)樵搯卧獩](méi)有閾值損失并有高的電荷傳送速率，所以在設(shè)計(jì)時(shí)可使傳送器件的閾值電壓的絕對(duì)值較大，以便抑制漏電。
本發(fā)明提供的制造工藝克服了在目前由單一器件占據(jù)的集成電路的那個(gè)面積上完成PMOS和NMOS兩個(gè)器件的技術(shù)難題。本發(fā)明還提供了CMOS-1C單元的一種新穎結(jié)構(gòu)，它和單器件單元占有大致同樣的面積。
圖2示出這種新的存貯單元結(jié)構(gòu)的橫截面示意圖。圖2中的CMOS-1C單元包括一個(gè)PMOS器件，該器件具有柵極46和分別在n阱44中的p+漏區(qū)40和源區(qū)42。該存貯單元還包括一個(gè)做在p+襯底50上的溝槽式電容(trench capacitor)48。溝槽式電容器48通過(guò)稱為連接片(strap)的中間連接層52與傳送器件p+源區(qū)42相連接。連接片的材料可以用硅化鈦、氮化鈦/硅化鈦或硅化鈷等。PMOS傳送器件之上是另一個(gè)n型(NMOS)傳送器件，它包括在SOI(硅層在絕緣層之上)膜上制作的源區(qū)和漏區(qū)54、56。因?yàn)檫B接片52對(duì)p型和N型材料均是導(dǎo)電的，所以NMOS和PMOS器件的源和漏區(qū)42、40及54、56互相連接。NMOS器件的柵極18和PMOS器件的柵極20(也記作46)分別與字線26和28相連，它們連接到陣列端部它們各自的字線驅(qū)動(dòng)器上。圖2中的NMOS器件和PMOS器件分別對(duì)應(yīng)于圖1中的器件10和12，其工作方式如前所述。
下面敘述制造圖2所示單元結(jié)構(gòu)的工藝過(guò)程。盡管該工藝過(guò)程是就一個(gè)單元描述的，但應(yīng)認(rèn)為該工藝過(guò)程也適用于致密陣列中多個(gè)單元的制造。該工藝過(guò)程包括下列步驟步驟一.在p+半導(dǎo)體襯底50上淀積一p型外延層58，用活性離子刻蝕法(RIE)在p型外延層58和p+型襯底晶片50上刻出5至6微米的溝槽。(圖3)步驟二.在溝槽的壁上形成復(fù)合的氧化物/氮化物/氧化物存儲(chǔ)器絕緣體80。(圖3)步驟三.用p+型多晶硅60填滿溝槽并將其弄平整。
步驟四.用1.6Mev能量進(jìn)行兩次磷注入(一次表面注入和一次深注入)形成一反型的n型阱44。
步驟五.生長(zhǎng)局部氧化物絕緣區(qū)82。
步驟六.通過(guò)單一的硼注入調(diào)整PMOS和圓周電路NMOS器件的閾值電壓。
步驟七.生長(zhǎng)柵極氧化物，在PMOS柵極上淀積n+多晶硅柵極材料46和氧化膜62并制出圖形。
步驟八.在柵電極的邊緣形成氧化物隔離層。
步驟九.分別對(duì)PMOS和NMOS器件注入磷和硼，以獲得有梯度變化的源/漏結(jié)。
步驟十.為了形成硅化物52而將源/漏區(qū)42、40的表面顯露出來(lái)，同時(shí)柵極46仍由厚的絕緣體62使其與所述硅化物隔開(kāi)。(圖3)。
步驟十一.在硅化物和絕緣區(qū)上形成一輕摻雜的p型硅膜64，其形成方法可以有下面四種(11a)、按多晶結(jié)構(gòu)淀積所述膜64，再用電子束退火進(jìn)行再結(jié)晶;(11b).按多晶結(jié)構(gòu)淀積膜64，通過(guò)氫鈍化處理使晶粒間界(grain boundavy tvaps)不活潑;(11c).淀積一非晶硅膜64，因?yàn)楣杌膒+源/漏區(qū)中的存在籽晶，使非晶硅能在熱處理后轉(zhuǎn)變?yōu)閱尉?(11d).淀積成多晶結(jié)構(gòu)的膜64，調(diào)整p型摻雜水平以給出一個(gè)高閾值電壓，這能用來(lái)把器件的漏電減到最小。
步驟十二.限定NMOS的有源區(qū)面積，并生長(zhǎng)一薄層?xùn)艠O氧化物。
步驟十三.通過(guò)硼注入來(lái)調(diào)整n溝道閾值電壓。
步驟十四.淀積n+型多晶柵極材料18，并刻出圖形，在柵電極邊緣形成氧化物隔離層。
步驟十五.注入砷摻雜劑以獲得n溝道傳送器件的n+源/漏結(jié)54，56，并生長(zhǎng)氧化物以包覆該器件。
步驟十六.淀積表面覆蓋玻璃膜并回熔處理。
步驟十七.刻蝕接觸孔84，淀積金屬臺(tái)面86，并刻出圖形。
這樣就得到了圖2所示的元件結(jié)構(gòu)。
本發(fā)明CMOS-1C元件的結(jié)構(gòu)的另一個(gè)實(shí)施例示于圖5。在這一理想化的結(jié)構(gòu)中，CMOS旁路門是由PMOS器件72和NMOS器件74構(gòu)成的，器件72和74均為垂直晶體管，除了與位線73的接觸以及一個(gè)連接硅化物或金屬連接電75外，它們與周圍的導(dǎo)電材料完全隔離。整個(gè)元件，包括與其它元件的柵極互連以形成互補(bǔ)字線的多晶柵極77和78，可以做在溝槽68中，溝槽68是在覆蓋著一厚層絕緣體79的導(dǎo)電襯底70上刻蝕形成的。存儲(chǔ)電容由多晶硅電極90、薄的氧化物電介質(zhì)71和板70構(gòu)成。多晶硅電極90通過(guò)導(dǎo)電連接片75與器件擴(kuò)散器相連。
權(quán)利要求
1.一種動(dòng)態(tài)半導(dǎo)體存儲(chǔ)器陣列的存儲(chǔ)器單元結(jié)構(gòu)，包括字線對(duì)，第一字線用于傳輸表示第一和第二信號(hào)電平的第一字線信號(hào)，第二字線用于傳輸表示與所述第一字線信號(hào)的第一和第二信號(hào)電平互補(bǔ)的兩個(gè)信號(hào)電平的第二字線信號(hào)，所述存儲(chǔ)器陣列還包括位線，所述存儲(chǔ)單元結(jié)構(gòu)連接在所述存儲(chǔ)器陣列的一根位線和一字線對(duì)之間，其特征在于還包括一個(gè)包含第一電極、第二電極和柵電極的NMOS晶體管器件、一個(gè)包含第一電極、第二電極和柵電極的PMOS晶體管器件以及一存儲(chǔ)電容，其中，所述NMOS晶體管器件的第一電極與所述PMOS晶體管器件的第一電極相連，同時(shí)與所述存儲(chǔ)器陣列的位線相連接，所述NMOS晶體管器件的第二電極與所述PMOS晶體管器件的第二電極相連，同時(shí)與所述存儲(chǔ)電容相連接，所述NMOS晶體管器件的柵電極與所述字線對(duì)的第一字線相連，所述PMOS晶體管器件的柵極與所述字線對(duì)的第二字線相連接，所述NMOS和PMOS晶體管器件響應(yīng)所述第一字線上的第一信號(hào)電平及其在所述第二字線上的所述互補(bǔ)信號(hào)電平同時(shí)截止，所述NMOS和PMOS晶體管器件響應(yīng)所述第一字線上的第二信號(hào)電平及其在所述第二字線上的所述互補(bǔ)信號(hào)電平同時(shí)導(dǎo)通，其中，所述位線與所述存儲(chǔ)電容電連接，電荷響應(yīng)所述NMOS和PMOS晶體管器件由所述字線上的信號(hào)而至的導(dǎo)通和截止而存入所述存儲(chǔ)電容，或從所述存儲(chǔ)電容讀出。
2.按權(quán)利要求1的存儲(chǔ)單元，其特征在于所述NMOS晶體管器件的第一電極為源電極，所述PMOS晶體管器件的第一電極為漏電極，所述NMOS晶體管器件的第二電極為漏電極，所述PMOS晶體管器件的第二電極為源電極。
3.按權(quán)利要求1的存儲(chǔ)單元，其特征在于所述NMOS晶體管器件的第一電極和第二電極分別為漏電極和源電極，所述PMOS晶體管器件的第一和第二電極分別為源電極和漏電極。
4.按權(quán)利要求1的存儲(chǔ)單元，其特征在于包括一半導(dǎo)體襯底;淀積在所述襯底上的硅外延層;注入到所述外延層中的h型阱區(qū)域;刻在所述襯底和外延層上并與它們絕緣的充滿多晶硅的溝槽，該溝槽用來(lái)形成所述存儲(chǔ)電容;設(shè)置在所述外延層上，包括源、漏摻雜區(qū)和柵電極的PMOS晶體管，所述源、漏區(qū)注入在所述n型阱區(qū)域中，所述柵電極由氧化層覆蓋并設(shè)置在h型阱區(qū)之上，靠近所述源和漏區(qū);垂直設(shè)置在所述PMOS晶體管器件之上的所述NMOS器件，包括設(shè)置在所述PMOS晶體管器件的源和漏區(qū)上方并與之電連接的源、漏摻雜區(qū)，以及設(shè)置在PMOS晶體管器件的所述柵電極之上與其電絕緣并覆蓋一層氧化層的柵電極。
5.按權(quán)利要求4的存儲(chǔ)單元，其特征在于包括一層設(shè)置在所述多晶硅填滿的溝槽上的導(dǎo)電材料，該材料在所述PMOS晶體管器件的源區(qū)之上，在所述NMOS晶體管器件的源區(qū)之下，將所述溝槽存儲(chǔ)電容與所述兩個(gè)源區(qū)電連接。
6.按權(quán)利要求4的存儲(chǔ)單元，其特征在于所述襯底為p+型硅，所述硅外延層為p型，所述溝槽中充填的多晶硅為p+型，所述n型阱由磷注入形成，所述PMOS和NMOS晶體管器件的源、漏區(qū)通過(guò)磷注入和硼注入形成以提供梯度變化的源/漏結(jié)。
7.一種制造組成半導(dǎo)體存儲(chǔ)陣列的存儲(chǔ)單元的方法，包括下列步驟(一)在半導(dǎo)體襯底上設(shè)置外延層，并在所述外延層和襯底內(nèi)活性離子刻蝕出的溝槽，(二)在所述溝槽的內(nèi)壁上形成復(fù)合的氧化物/氮化物/氧化物存儲(chǔ)絕緣層，(三)用多晶硅填滿溝槽并將其弄平整，(四)通過(guò)表面雜質(zhì)注入和深雜質(zhì)注入在所述外延層中形成一反型的n型，(五)生長(zhǎng)柵氧化物并淀積用于PMOS器件的多晶硅柵極材料，在PMOS柵極上淀積一層氧化膜絕緣層，用金屬板印刷法對(duì)所述氧化膜層制作圖形，其特征在于下列步驟(六)對(duì)所述n型阱進(jìn)行注入摻雜分別對(duì)PMOS和NMOS晶體管器件提供緩變的源/漏結(jié)，(七)為了形成硅化物而將源/漏區(qū)的表面顯露出來(lái)，所述柵極由步驟五中形成的所述氧化膜絕緣層將其與所述硅化物隔開(kāi)，(八)在所述硅化物、柵氧化物和絕緣區(qū)上形成一輕摻雜的硅膜，其中，用多晶硅結(jié)構(gòu)淀積所述輕摻雜的硅膜，并用電子束退火進(jìn)行再結(jié)晶，(九)限定NMOS晶體管器件的有源區(qū)，生長(zhǎng)一薄層NMOS柵極氧化物，(十)通過(guò)硼注入調(diào)整溝道閾值電壓，(十一.淀積多晶硅NMOS晶體管器件柵極材料并刻出圖形，(十二)在所述NMOS柵電極邊緣形成氧化物隔離區(qū)，(十三)注入摻雜劑以獲得傳送器件的源/漏結(jié)，生長(zhǎng)氧化物以覆蓋器件。
8.按權(quán)利要求7的存儲(chǔ)單元的制造方法，其特征在于所述襯底由p型硅構(gòu)成，所述硅外延層為p型，步驟(三)中填入所述溝槽的多晶硅為p+型，步驟(二)中形成的所述n型阱由磷注入形成，所述PMOS和NMOS晶體管器件的源和漏區(qū)由磷注入和硼注入形成，以提供緩變的源/漏結(jié)。
9.按權(quán)利要求7的存儲(chǔ)單元的制造方法，其特征在于所述輕摻雜的硅膜以多晶硅結(jié)構(gòu)淀積而成，通過(guò)氫鈍化處理使晶粒間界阱不活潑。
10.按權(quán)利要求7的存儲(chǔ)單元的制造方法，其特征在于所述輕摻雜的硅膜是淀積的非晶薄膜，經(jīng)熱處理和靠所述硅化的p+源/漏區(qū)的籽晶將其轉(zhuǎn)變?yōu)閱尉А?br> 11.按權(quán)利要求7的存儲(chǔ)單元的制造方法，其特征在于所述輕摻雜的硅膜按多晶結(jié)構(gòu)淀積而成，調(diào)整p型摻雜水平以提供一高的閾值電壓。
全文摘要
一種互補(bǔ)型MOS單電容動(dòng)態(tài)存取存儲(chǔ)單元，該存貯單元無(wú)閾值損失，在無(wú)升壓字線的情況下工作，它包括一存儲(chǔ)電容和與該電容相連的、起兩個(gè)互補(bǔ)晶體管器件作用的n型和p型傳輸器件，它們的柵極由RAM字線上的互補(bǔ)信號(hào)控制。
文檔編號(hào)H01L27/06GK1040462SQ8910464
公開(kāi)日1990年3月14日 申請(qǐng)日期1989年7月8日 優(yōu)先權(quán)日1988年8月10日
發(fā)明者桑胡·德胡, 沃爾特·哈維·亨克斯, 尼克·昌春魯 申請(qǐng)人:國(guó)際商用機(jī)器公司