專(zhuān)利名稱(chēng)：專(zhuān)用集成電路樣機(jī)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種執(zhí)行集成電路或ASIC仿真的電子硬件ASIC樣機(jī)，從而可在稍后的硬件環(huán)境中對(duì)將被產(chǎn)生的組分進(jìn)行測(cè)試。
CMOS技術(shù)允許電子設(shè)計(jì)工程人員在集成電路上以數(shù)字技術(shù)完成一個(gè)整套系統(tǒng)，復(fù)雜電路的研制得到了大量的自動(dòng)方法的支持，若能遵守必要的法則，可以非?？煽康厥褂眠@些方法在研制階段的初期，建立將被提供的組分的規(guī)格。其中，利用邏輯特性和必須的機(jī)械、物理和電子邊界條件描述和設(shè)計(jì)了恰當(dāng)?shù)墓δ?。假如不想?duì)集成電路進(jìn)行系統(tǒng)的獨(dú)立研制，那么，就可以把恰好相應(yīng)于工作環(huán)境中所希望規(guī)格的ASIC作為目標(biāo)。對(duì)于大量應(yīng)用而言，掩?？删幊藺SIC技術(shù)是目前為滿足大多數(shù)規(guī)格所使用的最經(jīng)濟(jì)的解決辦法。采用具有門(mén)陣列形式的ASIC、門(mén)的標(biāo)準(zhǔn)電子組件(sea)ASIC或單元陣列。這三種形式的不同之處在于其內(nèi)部邏輯塊的幾何配置，所述內(nèi)部邏輯塊可以隨意連接。ASIC的研制或設(shè)計(jì)是通過(guò)在大規(guī)模制造以前的仔細(xì)模擬加以實(shí)現(xiàn)的。模擬意味著執(zhí)行一種算法，該算法作為一種模型描述了所需電路的特性。這就提供了一種可能，使得在沒(méi)有建立硬件等效物的情況下，對(duì)一個(gè)設(shè)計(jì)進(jìn)行分析和校正。當(dāng)用戶和ASIC生產(chǎn)廠家之間的接口使用一種基本表格時(shí)，借助于該表格，通過(guò)所選擇生產(chǎn)廠家?guī)旖M件的連接表唯一的規(guī)定該電路的功能。不同的庫(kù)組件敘述了簡(jiǎn)單或復(fù)雜基礎(chǔ)電路和邏輯損傷。連接表可以如下兩種方式產(chǎn)生輸入一個(gè)電路圖表，或輸入一個(gè)特性描述，例如輸入一個(gè)真值表，該表基本上綜合了該電路的特征。借此，可以予先獲得整個(gè)電路的軟件模型，但是應(yīng)考慮到，該模型總是受到某些缺限的影響。通過(guò)使用一個(gè)邏輯模擬器施加一個(gè)激勵(lì)圖形，對(duì)這種模型的反應(yīng)進(jìn)行測(cè)試。激勵(lì)圖形在這里意味著模型的輸入受到輸入數(shù)據(jù)的作用。模擬器計(jì)算輸出數(shù)據(jù)。將該過(guò)程與計(jì)劃值相比較。僅僅在激勵(lì)相應(yīng)于實(shí)際狀態(tài)，并且所檢查的反應(yīng)具有所希望的結(jié)果時(shí)，它才會(huì)導(dǎo)致可靠的成功。在這種方法中，不能全部排除模擬電路故障特性的風(fēng)險(xiǎn)。另外，模擬序列通常很慢，并且需要很長(zhǎng)的計(jì)算時(shí)間和容量，因此，這種方法也需要花費(fèi)很大的成本。這種模擬沒(méi)有考慮到電路使用的實(shí)際環(huán)境，即沒(méi)有考慮到其中將要使用該電路的硬件環(huán)境。
在軟件模形中也可以分別對(duì)目標(biāo)電路或ASIC環(huán)境進(jìn)行模擬，并把它包括在模擬之中。但是由于該環(huán)境必須對(duì)與該仿真器相關(guān)的模形開(kāi)放，所以它只可能有一個(gè)有限的程度。由于在大多數(shù)情況下，該整個(gè)系統(tǒng)是不封閉的，所在，與整個(gè)系統(tǒng)相關(guān)的模型是不可能的。為此，對(duì)于該整個(gè)模型，必須規(guī)定多個(gè)接口，以實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)的限制。接口可能會(huì)再一次導(dǎo)致規(guī)格故障，該問(wèn)題是一個(gè)小問(wèn)題，但它被轉(zhuǎn)移到其它方面。由有限的完整系統(tǒng)所實(shí)現(xiàn)的模擬擴(kuò)展導(dǎo)致計(jì)算時(shí)間的再次增加，而且故障也不能可靠排除。
與包括環(huán)境相關(guān)的另一種可能性是使用“硬件造型者”。由此，利用接口電路將硬件環(huán)境或它的多個(gè)部份連接到軟件模擬器上。它們被模擬器如同軟件宏指令一樣調(diào)用。由于必須通過(guò)對(duì)所有發(fā)生狀態(tài)的臨時(shí)存貯使特別快的硬件與特別慢的軟件相適配，所以，必需單獨(dú)建立與每個(gè)硬件單元相關(guān)的必要的接口電路。這種辦法從理論上解決了在ASIC軟件模型和硬件環(huán)境之間的接口規(guī)格問(wèn)題。然而，實(shí)際上它并不能實(shí)現(xiàn)，這是由于存在著大量的適配任務(wù)，該任務(wù)可能引起故障，并且也十分昂貴。因此，在實(shí)際應(yīng)用中，只有諸如處理器、控制器等標(biāo)準(zhǔn)元件才被包括在“硬件造型者”上的模擬之中，因?yàn)檫@些標(biāo)準(zhǔn)元件的軟件模型太復(fù)雜了。
對(duì)一個(gè)電路的特性在其所處的環(huán)境中進(jìn)行測(cè)試的最有效方法不是用軟件模型來(lái)模擬，而是硬件模擬，即使用硬件模型來(lái)取代ASIC的單個(gè)子元件。這被稱(chēng)之為仿真。在現(xiàn)有技術(shù)中又公知了“RPM(快速樣機(jī))仿真系統(tǒng)”，它的工作模式披露于EP-OS0372833。該系統(tǒng)依賴于諸如由XILINX公司所提供作為硬件基礎(chǔ)的邏輯單元陣列。它們是由可配置邏輯塊、可配置I/O單元和可配置連接導(dǎo)線組成的組分。其可配置性是通過(guò)作為存貯器的存貯單元實(shí)現(xiàn)的，這些存貯單元是LCA的一部份。為了仿真，由目標(biāo)ASIC軟件所模擬的單純表格被相應(yīng)地變換傳遞給LCA的裝置，并在其中被表示成硬件裝置。仿真器(LCA裝置)的輸入和輸出現(xiàn)在相應(yīng)于仿真后的ASIC的多個(gè)端，并通過(guò)適配器直接地包括在該ASIC的外圍電路中，因此，該仿真電路的功能就可以直接在所希望的環(huán)境中進(jìn)行測(cè)試。
對(duì)于這種借助LAC或其它的FPGA(段可程編門(mén)陣列)的ASIC仿真方法而言，僅能夠函數(shù)性地、即在邏輯順序方面，而不是在它的時(shí)間特性上進(jìn)行ASIC元件的造型也是一個(gè)缺點(diǎn)。在現(xiàn)有仿真系統(tǒng)中，信號(hào)的傳播時(shí)間以及它們的相互關(guān)系沒(méi)有被考慮，且不能被檢查。在最壞情況下，在現(xiàn)有技術(shù)的仿真系統(tǒng)中，為了建立仿真電路的函數(shù)性，必須執(zhí)行LCA布線方面的手動(dòng)操作。因此，由于沒(méi)有考慮時(shí)間特性，使用現(xiàn)有系統(tǒng)，只可能在有限的范圍以內(nèi)對(duì)ASIC進(jìn)行完整的檢查和測(cè)試。不能排除高成本重新設(shè)計(jì)的風(fēng)險(xiǎn)。使用LCA的現(xiàn)有技術(shù)仿真器的另一種主要缺點(diǎn)來(lái)自這樣一種事實(shí)，即僅僅可以通過(guò)在LCA管腳處預(yù)先顯性布線來(lái)獲得電路的有代表性的節(jié)點(diǎn)的內(nèi)部狀態(tài)。換句話說(shuō)，不能夠觀察和修改電路節(jié)點(diǎn)處的狀態(tài)。在必須的程序調(diào)整期間，由于為了檢查一個(gè)沒(méi)有被向外布線的節(jié)點(diǎn)，就要重新表示整個(gè)ASIC單純表，從而要克服許多困難和冒很大風(fēng)險(xiǎn)，因此，這種情況是一個(gè)極大的缺點(diǎn)。
因此，本發(fā)明的目的就是要提供一種用于對(duì)電子硬件系統(tǒng)進(jìn)行仿真的系統(tǒng)，該系統(tǒng)在考慮待被設(shè)計(jì)電路時(shí)間特性的情況下，允許完整的仿真。
這一目的是由權(quán)利要求1的特征實(shí)現(xiàn)的。通過(guò)把一個(gè)可任意編程的延遲元件加到邏輯單元上，使得在仿真過(guò)程中能夠考慮待被設(shè)計(jì)的電路時(shí)間特性。借此，可能利用仿真對(duì)一個(gè)ASIC進(jìn)行全部測(cè)試。
本發(fā)明其他的優(yōu)選實(shí)施例由從屬權(quán)利要求限定。為了針對(duì)它的時(shí)間特性單獨(dú)地調(diào)節(jié)每一條線，對(duì)于一個(gè)邏輯單元或一個(gè)FPE(段可程編仿真)單元的每一個(gè)輸入和輸出信號(hào)裝置，都提供有一個(gè)可程編延遲元件。待被仿真組件的輸入信號(hào)可以在多線中的一個(gè)上面、由N線組成的邏輯單元的布線總線處獲得。在通過(guò)RAM控制電路連接到校正總線的每個(gè)輸入的輸入多路轉(zhuǎn)換器上，輸入信號(hào)被耦合給邏輯單元，在該邏輯單元內(nèi)產(chǎn)生邏輯操作。利用延遲元件的細(xì)微漸變，輸入信號(hào)能夠可變地被延遲。根據(jù)來(lái)自相應(yīng)RAM存貯器的控制信號(hào)，在每個(gè)輸入信號(hào)線端點(diǎn)處所提供的多路轉(zhuǎn)換器將該輸入信號(hào)或固定的邏輯狀態(tài)連接到可選擇的邏輯功能裝置。該輸入端具有向外的引線，因此能對(duì)它的邏輯狀態(tài)提出詢問(wèn)。N輸入被饋送給可自由配置的邏輯功能裝置。邏輯功能裝置與RAM相連接，從而可以借此對(duì)諸如“與”、“與非”、“或”、“或非”、“異或”、“異或非”等各種基本邏輯功能進(jìn)行調(diào)節(jié)。在這種方式下，在ASIC仿真期間，可以用相對(duì)簡(jiǎn)單的方式來(lái)表示基本表元件。邏輯功能裝置的輸出與多路轉(zhuǎn)換器相連接，該多路轉(zhuǎn)換器的控制線與RAM相連接。借此，在該邏輯裝置旁路情況下，可以把邏輯功能裝置的輸出信號(hào)或者一個(gè)輸入信號(hào)連接到輸出端。這種配置提供了如下的可能性，即受控的FPE單元不作為具有適當(dāng)延遲的邏輯元件進(jìn)行工作，而是在沒(méi)有開(kāi)關(guān)轉(zhuǎn)換或其它延遲的情況下，采用FPE單元作為附加的布線可能性。與前述邏輯功能裝置的輸入一樣，輸出多路轉(zhuǎn)換器的輸出端可以通過(guò)一個(gè)讀出電路從外部來(lái)詢問(wèn)。因此，借助于簡(jiǎn)單的詢問(wèn)，就能夠隨時(shí)確定所示電路任一所被要求節(jié)點(diǎn)或布線元件的狀態(tài)。另外，邏輯單元的輸出線被提供有細(xì)漸變延遲元件，這樣，就可以表示出該邏輯元件和布線部份的時(shí)間特性。整個(gè)FPE單元的輸出通過(guò)n級(jí)多路分配器被提供給布線總線，隨后提供另一個(gè)FPE單元的輸入端。布線總線的寬度取決于整個(gè)FPE配置，即一個(gè)FPE模塊的集成電路元件布局。
假如可以獲得足夠大數(shù)量的PFE單元和足夠?qū)挼牟季€總線，每個(gè)由可自由程編邏輯功能表示的電路也能夠利用全部延遲時(shí)間來(lái)表示，并且隨后被仿真。同時(shí)，該電路的所有節(jié)點(diǎn)都能被詢問(wèn)其工作中的邏輯狀態(tài)。另外，根據(jù)本發(fā)明的配置允許所使用的邏輯元件的每個(gè)輸入端被置于規(guī)定狀態(tài)。
對(duì)利用這種配置進(jìn)行仿真的電路而言，為了獲得盡可能高的頻率，盡可能多的FPE單元被相互結(jié)合于一個(gè)最小的空間之上，這可以在某種程度上利用當(dāng)前的集成技術(shù)加以實(shí)現(xiàn)。由于增加集成密度，使載體上的功能FPE單元的數(shù)量減少，所以被迫將所有的FPE單元分介成多個(gè)模塊。一系列的模塊被結(jié)合起來(lái)，并形成所謂的ASIC邏輯單元，在該ASIC邏輯單元中，通過(guò)直接布線或經(jīng)由可自由編程的耦合段，一系列的FPE模塊彼此相互組合。根據(jù)本發(fā)明，可自由編程的耦合段的信號(hào)線也被提供有可調(diào)節(jié)的延遲元件。這樣，在一個(gè)連接的傳送時(shí)間可能造型的情況下，任一所希望FPE模塊的布線都是可能的。這比起通過(guò)FPE單元內(nèi)部布線的延遲調(diào)節(jié)對(duì)例如總線連接等的傳播時(shí)間進(jìn)行模擬要容易。與內(nèi)部FPE單元的內(nèi)部延遲元件一樣，對(duì)耦合段的延遲元件的編程也是在RAM上完成的。耦合段信號(hào)線的交會(huì)也可以在RAM上進(jìn)行程編即一個(gè)連接可以是連接的或者是斷開(kāi)的。
下面，將結(jié)合附圖中所表示的實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)地?cái)⑹?，其?br>
圖1是電路原理圖，圖2是電路仿真順序，圖3示出了硬件仿真，圖4是根據(jù)本發(fā)明的FPE單元方框圖，圖5是根據(jù)本發(fā)明的一個(gè)FPE模塊結(jié)構(gòu)，圖6是ASIC邏輯單元的系統(tǒng)結(jié)構(gòu)，圖7是根據(jù)本發(fā)明的耦合段方框圖。
參看圖1，它的上半部示出了一個(gè)任意電路。該電路的例子被用于ASIC中。作為ASIC，門(mén)陣列2、門(mén)的標(biāo)準(zhǔn)電子組件3或單元陣列被考慮在內(nèi)，所有的這一切都是數(shù)字掩模可程編的ASIC。
圖2示出了用于對(duì)目標(biāo)電路進(jìn)行軟件模擬的電路的通常順序。在開(kāi)始設(shè)計(jì)時(shí)，首先建立一個(gè)電路圖表，后者是通過(guò)該電路圖表的入口10輸入給計(jì)算機(jī)。在這里，借助于由ASIC生產(chǎn)廠家所提供的庫(kù)元件12將該電路圖表轉(zhuǎn)換成一個(gè)基本表，庫(kù)元件12描述了基本的邏輯或類(lèi)似功能。模型被指定給庫(kù)元件以作為軟件的一部份，該模型盡可能精確地描述隨后的特性。隨后對(duì)所要求的電路進(jìn)行模擬。通過(guò)將特性11的描述輸入給計(jì)算機(jī)系統(tǒng)，上述模擬也將以第二種方式獲得?；颈?4與邏輯合成13一起被建立。從基本表開(kāi)始，建立起模擬模型15。借助于激勵(lì)圖型16，軟件模型的輸入和數(shù)據(jù)相互耦合。然后，模擬將導(dǎo)致模擬結(jié)果17，該結(jié)果能夠和所希望的數(shù)據(jù)進(jìn)行比較。
圖3示出了一個(gè)ASIC仿真器的示意圖。借助于數(shù)據(jù)傳輸20，該ASIC的基本表，所需要的庫(kù)以及所希望的端子結(jié)構(gòu)被輸入給處理裝置21。數(shù)據(jù)處理裝置21執(zhí)行人-機(jī)接口的行政管理，并根據(jù)相應(yīng)的指令，為仿真器22建立放置和布線數(shù)據(jù)，并實(shí)際上將該放置和布線數(shù)據(jù)傳輸給仿真器20，這樣，在其中存在有所希望電路的硬件表示。因此，仿真器20的作用類(lèi)似于目標(biāo)ASIC，借此，就可以執(zhí)行對(duì)功能性等的測(cè)試。仿真器被提供有端子適配器，它可以被放置在試圖插入ASIC的硬件環(huán)境中。
圖4示出了FPE一段可程編仿真的邏輯單元30，即一個(gè)FPE單元的方框圖，F(xiàn)PE單元30包括用于布線總線31的多個(gè)端，該布線總線31由n條線組成，n的數(shù)量取決于實(shí)際應(yīng)用，一般是大于或等于1。經(jīng)由多路轉(zhuǎn)換器33，輸入信號(hào)被連接到相應(yīng)的輸入裝置28上，共有n個(gè)輸入裝置。輸入裝置28包括前述的多路轉(zhuǎn)換器33，延遲裝置34和另一個(gè)多路轉(zhuǎn)換器35，輸入裝置28的各元件是由RAM32控制的。n控制線36連接到多路轉(zhuǎn)換器33，m控制線37控制延遲裝置34的時(shí)間分辨率，選擇線39通過(guò)第二多路轉(zhuǎn)換器35連接到RAM32的一位上。另外，延遲裝置34的輸出和RAM32的信號(hào)線38形成了多路轉(zhuǎn)換器35的輸入端。借此，根據(jù)選擇線39的狀態(tài)，邏輯功能裝置要不被提供有來(lái)自布線總線31的輸入信號(hào)，要不被提供有來(lái)自RAM線的固定信號(hào)。在多路轉(zhuǎn)換器35和邏輯功能裝置41之間，提供有一個(gè)詢問(wèn)裝置40，這樣，就可以對(duì)邏輯功能裝置41的邏輯狀態(tài)進(jìn)行檢查。輸入裝置28的n輸出被提供給邏輯功能裝置41。在其中，根據(jù)RAM43，可以對(duì)基本的邏輯功能、鎖存等進(jìn)行調(diào)節(jié)。邏輯操作產(chǎn)生的結(jié)果在輸出端44上被饋送給輸出裝置29的多路轉(zhuǎn)換器45。輸出裝置29包括組件多路轉(zhuǎn)換器45、詢問(wèn)裝置46、延遲裝置47和多路分配器48。除了詢問(wèn)裝置46以外，邏輯功能裝置41和輸出裝置29的各組件都被提供有數(shù)據(jù)或受RAM43的控制。為此，提供了與圖4相對(duì)應(yīng)的控制線27、49、50和51。邏輯功能裝置41的輸出44和分路線42形成了多路轉(zhuǎn)換器45的兩輸入端。在使邏輯功能裝置41旁路的情況下，由于分路線42的抽頭直接發(fā)生在多路轉(zhuǎn)換器33之后，所以利用輸出端置29直接將分路線42連接到輸入裝置28上。根據(jù)控制線49對(duì)多路轉(zhuǎn)換器45的控制，或者邏輯功能單元41的輸出信號(hào)是連通的，或者未被延遲、并且沒(méi)有任何變化的輸入信號(hào)是連接的。這就使得可以將FPE單元作為純線使用。借助于詢問(wèn)裝置46，可以檢查邏輯單元30的輸出。另外，在多路轉(zhuǎn)換器45的輸出端，連接了一個(gè)具有Y控制線50的可控延遲裝置47。借此，在仿真期間，可以精細(xì)分級(jí)地表示邏輯輸出和布線部份的時(shí)間特性。延遲裝置47的輸出0被經(jīng)由通過(guò)n控制線51連接的n級(jí)多路分配器48提供給布線總線31，以便從那里將其饋送給其它FPE單元的輸入端。布線總線31的寬度n取決于整個(gè)FPE單元配置的布局。
圖5示出了構(gòu)成一個(gè)FPE模塊60的多個(gè)FPE單元的組合。FPE模塊60包括多個(gè)以矩陣形式置于載體上的FPE單元30。各單元30通過(guò)布線總線61彼此相互連接。一個(gè)FPE模塊還包括多個(gè)可配置的I/O裝置62。在“FPE模塊”芯片中，另外還具有一個(gè)控制器63、一個(gè)用于對(duì)單元狀態(tài)64進(jìn)行詢問(wèn)的多路轉(zhuǎn)換器、一個(gè)用于對(duì)FPE單元和邏輯單元的RAM信息進(jìn)行詢問(wèn)的多路轉(zhuǎn)換器的尋址器65和一個(gè)讀/寫(xiě)裝置66。
在圖6中，表示了“邏輯單元”70的系統(tǒng)結(jié)構(gòu)。多個(gè)FPE模塊60以矩陣形式施加在例如插件板76上，各FPE模塊通過(guò)耦合段71和必要的連接72彼此相互連接，這樣，每個(gè)邏輯單元能夠最終與任一所希望的其它邏輯單元相連接。另外，需要一個(gè)控制裝置75，用于在該ASIC邏輯單元70中控制FPE模塊60和可配置耦合段71。為了使ASIC邏輯單元70連接到一個(gè)數(shù)據(jù)處理裝置，提供了一個(gè)SCSI接口74。
圖7示出了一個(gè)可配置耦合段71的電路示意圖。耦合段71的每個(gè)輸入端80被分成兩個(gè)相對(duì)的信號(hào)線81和82，其信號(hào)的方向由與方向相關(guān)的輸入和輸出放大器83和84確定，RAM85控制輸出放大器84進(jìn)入驅(qū)動(dòng)狀態(tài)或高阻抗?fàn)顟B(tài)。每個(gè)信號(hào)線81包括由RAM87控制的延遲裝置86。另外，借助于RAM88，一條單一線與具有該正確方向的另一個(gè)相應(yīng)的信號(hào)線的交互是可編程的，從而建立或不建立交會(huì)的連接。
對(duì)于前述的硬件配置，即“ASIC樣機(jī)”可以有下述的應(yīng)用。ASIC和其它的邏輯電路的網(wǎng)絡(luò)可以在一個(gè)樣機(jī)上形成，邏輯組件的邏輯和時(shí)間特性及其相互之間的連接能夠彼此之間被造型。通過(guò)對(duì)RAM結(jié)構(gòu)的軟件調(diào)節(jié)實(shí)現(xiàn)其可變性。借此，可以在其實(shí)施以前對(duì)ASIC的功能進(jìn)行仿真，并在適當(dāng)?shù)沫h(huán)境中對(duì)其進(jìn)行測(cè)試。當(dāng)在該環(huán)境中未能滿足仿真電路的功能時(shí)，對(duì)任一所希望節(jié)點(diǎn)的邏輯電路進(jìn)行詢問(wèn)的固有能力大大地簡(jiǎn)化了故障跟蹤。
另外，ASIC樣機(jī)可以被用于故障模擬。當(dāng)制造ASIC時(shí)，就存在著一些基本的缺點(diǎn)，這些缺點(diǎn)可以在隨后的測(cè)試中檢測(cè)出來(lái)。由于不可能在IC內(nèi)進(jìn)行測(cè)量，所以規(guī)定所有節(jié)點(diǎn)是可控和可檢查的。另外，還需要一個(gè)測(cè)試圖形，用以檢測(cè)所有可能的故障源。為此，必須提供幾乎包括所有故障的故障模型。這就是“固定‘1’故障和固定‘0’故障(Stuckat1andstuckat0)”方法。其基礎(chǔ)是將每個(gè)固定節(jié)點(diǎn)先強(qiáng)制為邏輯1，再?gòu)?qiáng)制為邏輯0。借助于在IC輸出端的反應(yīng)，確定這個(gè)故障操作是否被檢測(cè)出。載止到現(xiàn)在，這種分析是借助于故障模擬器以軟件表示的形式執(zhí)行的。由于每個(gè)故障都表示了一個(gè)完整的模擬順序，所以，即使是使用高速計(jì)算機(jī)，用于大ASIC和長(zhǎng)測(cè)試圖形的執(zhí)行時(shí)間也是極長(zhǎng)，并且是以天為順序進(jìn)行的。因此，試圖通過(guò)統(tǒng)計(jì)故障模擬，統(tǒng)計(jì)地選擇節(jié)點(diǎn)，來(lái)減少時(shí)間。然而，與實(shí)際故障覆蓋相關(guān)的精確表達(dá)是不可能的。通過(guò)本發(fā)明樣機(jī)的能力，將所有節(jié)點(diǎn)設(shè)置為任一所需的狀態(tài)，可以實(shí)現(xiàn)故障仿真，而不是故障模擬，從而可以大大地減少所需時(shí)間，并且在制造過(guò)程中發(fā)現(xiàn)故障的情況下相應(yīng)于所計(jì)劃的ASIC特性提供一個(gè)精確的表述。根據(jù)在故障情況下該樣機(jī)的特性，可以很容易地獲得電路本身的改進(jìn)或測(cè)試圖形的擴(kuò)充，它們可以在制造以后進(jìn)行可靠的測(cè)試。
另外，有如下情況，即當(dāng)所設(shè)計(jì)的電路在一個(gè)邏輯組件處具有一系列輸入端時(shí)，兩個(gè)信號(hào)以幾乎相同的時(shí)間改變它們的狀態(tài)。由于隨后將有不同的數(shù)據(jù)被處理，這就對(duì)觸發(fā)器的時(shí)鐘/數(shù)據(jù)關(guān)系產(chǎn)生嚴(yán)重影響。因此一定要避免這種競(jìng)爭(zhēng)。在同一種方式中，還存在有“時(shí)滯”問(wèn)題。這里，很多的觸發(fā)器都被連接到一個(gè)公共的時(shí)鐘上。由于使用了特快半導(dǎo)體技術(shù)，所以，觸發(fā)器的開(kāi)關(guān)時(shí)間與時(shí)鐘線上的詢問(wèn)時(shí)間處于同一數(shù)量級(jí)。借此，引起了“競(jìng)爭(zhēng)”問(wèn)題。遺憾的是還不知道在現(xiàn)有技術(shù)中有什么方法可以充分地解決這個(gè)問(wèn)題。當(dāng)延遲時(shí)間在所給定的時(shí)間范圍同內(nèi)正向或負(fù)向變化后將電路導(dǎo)向不同的特性時(shí)，利用本發(fā)明樣機(jī)在每個(gè)節(jié)點(diǎn)處和連接之中的可變延遲裝置，“競(jìng)爭(zhēng)”狀態(tài)很容易地被檢測(cè)出來(lái)，這種方法可以在不考慮所設(shè)計(jì)的ASIC的“競(jìng)爭(zhēng)”客和“時(shí)滯”特性的情況下進(jìn)行可靠的描述。
參考表1、2、門(mén)陣列3、門(mén)的標(biāo)準(zhǔn)電子組件4、單元陣列5、端10、電路圖入口11、特性描述12、庫(kù)13、邏輯綜合14、基本表15、模擬16、激勵(lì)圖型17、結(jié)果20、數(shù)據(jù)傳送21、數(shù)據(jù)處理裝置22、硬件仿真器23、端適配器24、目標(biāo)系統(tǒng)27、控制線28、輸入裝置29、輸出裝置30、FPE單元31、布線總線
32、RAM(輸入)33、多路轉(zhuǎn)換器Ⅰ34、延遲元件35、多路轉(zhuǎn)換器Ⅱ36、控制線多路轉(zhuǎn)換器Ⅰ37、控制線延遲38、信號(hào)線多路轉(zhuǎn)換器Ⅱ39、選擇線多路轉(zhuǎn)換器Ⅱ40、詢問(wèn)裝置41、邏輯功能裝置42、分路線43、RAM44、輸出邏輯功能裝置45、多路轉(zhuǎn)換器(輸出)46、詢問(wèn)裝置47、延時(shí)裝置48、多路分配器49、控制線多路轉(zhuǎn)換器(輸出)50、控制線延時(shí)(輸出)51、控制線多路分配器60、FPE模塊61、布線總線62、I/O裝置63、控制
64、多路轉(zhuǎn)換器65、尋址66、寫(xiě)/讀裝置70、ASIC邏輯單元71、耦合段72、連接耦合段-FPE模塊73、插塞式插頭座段74、SCSI控制器75、控制裝置76、插件板80、端點(diǎn)81、正向線82、反向線83、輸入放大器84、輸出放大器85、RAM86、延時(shí)裝置87、RAM(延時(shí))88、RAM(交會(huì)控制)89、控制圖212硬件模型(處理器)
圖431、布線總線40、詢問(wèn)40、詢問(wèn)40、詢問(wèn)41、可選擇的邏輯功能46、詢問(wèn)31、布線總線圖562、可構(gòu)成信息64、用于對(duì)單元狀態(tài)進(jìn)行詢問(wèn)的多路轉(zhuǎn)換器65、對(duì)線的MUX和RAM的尋址66、寫(xiě)/讀裝置圖675、用于FPE和X的控制裝置
權(quán)利要求
1.一種硬件仿真系統(tǒng)，包括多個(gè)彼此相互連接以形成邏輯單元的可配置邏輯單元和多個(gè)可配置I/O單元以及可配置布線，其特征在于在每個(gè)邏輯單元(30)中，插入了可編程延遲裝置(34、47)。
2.根據(jù)權(quán)利要求1的硬件仿真系統(tǒng)，其特征在于在邏輯單元(30)的每個(gè)輸入裝置(28)中插入可編程延遲裝置(34)。
3.根據(jù)權(quán)利要求2的硬件仿真系統(tǒng)，其特征在于邏輯單元(30)的每一個(gè)輸出裝置(29)都被提供有可編程延遲裝置(47)。
4.根據(jù)權(quán)利要求3的硬件仿真系統(tǒng)，其特征在于邏輯單元(30)的輸入裝置(28)包括一個(gè)詢問(wèn)裝置(40)。
5.根據(jù)權(quán)利要求3的硬件仿真系統(tǒng)，其特征在于邏輯單元(30)的輸出裝置(29)包括一個(gè)詢問(wèn)裝置(46)。
6.根據(jù)權(quán)利要求4或5的硬件仿真系統(tǒng)，其特征在于延遲元件(34、47)在RAM(32、43)上被編程。
7.根據(jù)權(quán)利要求6的硬件仿真系統(tǒng)，其特征在于邏輯單元的輸入裝置(28)從布線總線(31)開(kāi)始，包括有多路轉(zhuǎn)換器(33)、延遲裝置(34)、多路轉(zhuǎn)換器(35)和詢問(wèn)裝置(40)，多路轉(zhuǎn)換器(33)、延遲裝置(34)和多路轉(zhuǎn)換器(35)可以RAM(32)上進(jìn)行編程。
8.根據(jù)權(quán)利要求7的硬件仿真系統(tǒng)，其特征在于輸入裝置(28)的輸出端與邏輯單元(30)的可選擇邏輯功能裝置(41)相連接。
9.根據(jù)權(quán)利要求8的硬件仿真系統(tǒng)，其特征在于邏輯單元的輸出裝置(29)包括多路轉(zhuǎn)換器(45)、詢問(wèn)裝置(46)、延遲裝置(47)和多路分配器(48)。
10.根據(jù)權(quán)利要求9的硬件仿真系統(tǒng)，其特征在于可選擇邏輯功能裝置(41)、多路轉(zhuǎn)換器(45)、延遲裝置(47)和多路分配器(48)可以在共用的RAM(43)上進(jìn)行編程。
11.根據(jù)權(quán)利要求10的硬件仿真系統(tǒng)，其特征在于輸入裝置(28)包括與邏輯單元(30)的輸出裝置(29)的多路轉(zhuǎn)換器(45)的直接連接，這樣，利用相應(yīng)的編程，可以使邏輯功能裝置(41)被旁路。
12.根據(jù)權(quán)利要求11的硬件仿真系統(tǒng)，其特征在于延遲裝置(34、47、86)可以在給定范圍以內(nèi)數(shù)字式地分級(jí)變化。
13.根據(jù)權(quán)利要求12的硬件仿真系統(tǒng)，其特征在于借助于布線總線(61)可以將多個(gè)邏輯單元(FPE單元)相互結(jié)合成FPE模塊(60)。
14.根據(jù)權(quán)利要求13的硬件仿真，其特征在于一系列的FPE模塊(60)在可自由編程的耦合段(71)上彼此相互連接。
15.根據(jù)權(quán)利要求14的硬件仿真系統(tǒng)，其特征在于可自由編程的耦合段(71)被提供有延遲裝置(86)。
16.根據(jù)權(quán)利要求15的硬件仿真系統(tǒng)，其特征在于耦合段(71)的每個(gè)信號(hào)線(81)中，插入有延遲裝置(86)。
17.根據(jù)權(quán)利要求16的硬件仿真系統(tǒng)，其特征在于借助于RAM(87)對(duì)每個(gè)延遲裝置(86)進(jìn)行編程。
18.根據(jù)權(quán)利要求17的硬件仿真系統(tǒng)，其特征在于利用RAM(88)，對(duì)耦合段(71)的信號(hào)線(81、82)與該耦合段另外一條信號(hào)線(81、82)的交會(huì)進(jìn)行編程。
19.根據(jù)權(quán)利要求16的硬件仿真系統(tǒng)，其特征在于延遲裝置(86)被細(xì)致分級(jí)。
20.根據(jù)前述權(quán)利要求中一個(gè)的硬件仿真系統(tǒng)，其特征在于邏輯功能裝置(41)的輸入In通過(guò)多路轉(zhuǎn)換器(35)被連接到RAM(32)的固定邏輯電位Fn上。
全文摘要
一種對(duì)集成電路或ASIC執(zhí)行仿真的電子硬件ASIC樣機(jī)，使可能在隨后的硬件環(huán)境中對(duì)要生成組分測(cè)試。借助于在邏輯單元中附加一個(gè)可編程延遲裝置，并借助于利用具有延遲裝置耦合段與由多個(gè)邏輯單元形成的邏輯模塊相結(jié)合，可以在仿真期間，實(shí)現(xiàn)對(duì)ASIC時(shí)間特性的考慮，獲得完整的仿真。借助于對(duì)所規(guī)定的邏輯狀態(tài)適當(dāng)?shù)卦O(shè)置所有的輸入，可以實(shí)現(xiàn)故障仿真。借助于可編程的延遲裝置，可以檢測(cè)到競(jìng)爭(zhēng)問(wèn)題。
文檔編號(hào)H01L27/118GK1081284SQ9310357
公開(kāi)日1994年1月26日 申請(qǐng)日期1993年3月8日 優(yōu)先權(quán)日1992年3月31日
發(fā)明者M·蔡納, M·布丁尼 申請(qǐng)人:克羅內(nèi)有限公司