專利名稱：具有異型摻雜島的半導體器件耐壓層的制作方法
技術領域：
本發(fā)明屬于半導體功率器件。
現(xiàn)有的半導體功率器件的耐壓是靠一層較輕摻雜的單一導電類型的半導體材料(可以是外延或其它技術制成)，這里稱它為耐壓層或漂移區(qū)。對于高壓功率器件，導通電阻(或正向壓降)主要是由這耐壓層決定，耐壓層的耐壓能力與它的摻雜濃度及厚度有關，濃度愈低、厚度愈大，則耐壓愈高，導通電阻(或正向壓降)則愈大。在一般VDMOS或SIT的漂移區(qū)中，或雙極型結型晶體管的輕摻雜集電區(qū)中等，當最大電場強度達到擊穿臨界電場強度EC＝8.2·V-0.2B[V/cm]時，發(fā)生雪崩擊穿，擊穿臨界電場強度EC幾乎是常數(shù)。圖1-1示出一個VDMOS的結構，圖1-2示出在VDS＝VB時的電場強度分布。其中VDS為漏源電壓，VB為器件的擊穿電壓，W為耐壓層(n-外延層的一部分)的厚度。
由圖可見，對于一個高擊穿電壓VB，耐壓層的厚度W應該大，而摻雜濃度ND應該低。由于單位面積的導通電阻Ron正比于W/ND，因此器件高的擊穿電壓VB總是伴隨著一個高的導通電阻Ron，它們之間的關系是對n型耐壓層
Ron＝0.83·10-8V2.5B[Ω·cm2]……(1)一些研究工作者，例如(1)C.Hu，IEEE Trans.Electron DevicesVol.ED-2 No.3.P243(1979)(2)V.A.K Temple，et al.IEEE Trans，Electron Devices，Vol-ED 27，No.2. P243(1980)(3)X.B Chen(陳星弼)，C.Hu，IEEE Trans，Electron Dev-icesVol-ED 29 No.6 PP985-987(1982)曾試圖揭示，如果耐壓層(n-外延層)摻雜的濃度分布是非均勻的，則擊穿電壓VB與導通電阻的關系是否會改善得好一些，其結果表明沒有明顯的改進。
本發(fā)明的目的在于提供一種具有異型摻雜島結構的耐壓層(或漂移區(qū))，在這層耐壓層上再制作高壓功率器件，以得到性能更優(yōu)良的各類新結構的高壓功率器件。其擊穿電壓與導通電阻的極限關系將建立在一個新的基礎上，從而可以大大緩解導通電阻(或正向壓降)與器件擊穿電壓的矛盾。
為了實現(xiàn)以上的目的，本發(fā)明的具體方案是在耐壓層內(即外延層內)，引入異型摻雜島以代替以往的單一導電類型的耐壓層，它的結構如圖2所示。
其結構特征為
(1)P(或n)島被n-(或P-)的外延層所包圍;
(2)耐壓層(外延層)中的P(或n)島與n+(或P+)襯底平行排列;
(3)P(或n)島在耐壓層中可是單層(n＝2)，也可是多層(n＝3、n＝4……)，當P(或n)島將整個耐壓層分成幾個“亞層”時，各亞層的厚度相等，對單層P(或n)島，n＝2(n是亞層數(shù))即將整個耐壓層分成兩個“亞層”，此時P(或n)島位于耐壓層厚度二分之一處如圖2-1所示，對兩層P(或n)島，n＝3，即將整個耐壓層分成三個“亞層”，此時，P(或n)島位于耐壓層三分之一及三分之二處如圖2-2、圖2-3所示;
(4)P(或n)島在耐壓層中可以是重迭排列，或交錯排列，圖2-2所示為兩層P(或n)島重迭排列，圖2-3所示為兩層P(或n)島交錯排列;
(5)P(或n)島應置于縱向導電型功率器件的耐壓層中對導電幾乎沒有貢獻的區(qū)域，在垂直導電的功率MOST中，P(或n)島位于源極下方，在雙極型晶體管中，P(或n)島位于基極電極條下方。
根據本發(fā)明提供的具有異型摻雜島結構的耐壓層(或漂移區(qū))，制作出性能優(yōu)良的各類新結構的功率器件，列舉如下本發(fā)明用于MOST結構的功率器件。
具有單層P(或n)島，n＝2的MOST結構。圖3-1示出n＝2的MOST功率器件結構圖，各部分的導電類型P型或n型在圖中括弧內外各相互對應。圖3-1中標號，1為P(或n)島、2為n-(或P-)外延層、3為n+(或P+)襯底、4為P(或n)阱、5為n+(或P+)源區(qū)，現(xiàn)以單層P島的MOST功率器件為例，當在截止狀態(tài)時，該結構中在P島中的空穴被源極抽出，而n-外延層中的電子被漏極抽出。P島下面正電荷的電力線極大部分終止于耗盡了的P島內的負電荷，故電場強度不在整個耐壓層內積累，在擊穿附近的電場強度分布如圖3-2所示。
假定整個耐壓層內有n個“亞層”，每一“亞層”能維持VB/n電壓，其中VB為整個耐壓層的擊穿電壓，于是很明顯，導通電阻是每一區(qū)域的n倍。
即 Ron＝n·0.83×10-8(VB/n)2.5＝0.83×10-8V2.5B/n1.5……(2)(Ron的實際值是要比上式得到的計算值略高一些)對比(1)(2)式，可以看出，新發(fā)明的具有P島耐壓層結構的MOST功率器件，其Ron在高壓范圍內要比傳統(tǒng)VDMOS的Ron小得多。
具有兩層P(或n)島n＝3的MOST結構。圖3-3示出具有兩層交錯排列P(或n)島MOST功率器件(也可是重迭排列)圖3-3標號，1為P(或n)島、2為n-(或P-)外延層、3為n+(或P+)襯底、4為P(或n)阱、5為n+(或P+)源區(qū)。以具有兩層P島的MOST功率器件為例，當它的擊穿電壓與單層P島的MOST功率器件擊穿電壓VB相同時，其導通電阻Ron要比圖3-1單層P島的MOST的導通電阻更小。從關斷時間來看，圖3-1和圖3-3所示結構的開啟瞬態(tài)類似IGBT的關斷瞬態(tài)，器件的電壓變化有一個很快的衰減階段，其時間常數(shù)幾乎與VDMOS的開啟時間相同。并有一個像IGBT被關斷時的電流尾部。
在IGBT襯底(n-外延層位于薄重摻雜n層上，n層又位于P襯底上)MOST結構。圖3-4示出在IGBT襯底上具有單層P(或n)島的MOST功率器件。圖3-5示出在IGBT襯底上具有兩層P(或n)島的交錯排列MOST功率器件(也可以是重迭排列)，圖3-4、圖3-5標號，1為P(或n)島、2為n-(或P-)外延層、4為P(或n)阱、5為n+(或P+)源區(qū)，6為P(或n)襯底、7為n(或P)緩沖層。以在IGBT襯底上具有P島的MOST結構為例，該結構從襯底向耐壓層注入少量空穴，就可以使圖3-1、圖3-3MOST結構的開啟尾部縮短，從而減小開啟時間。若注入效率γ很小，則在器件中仍是少子起主導作用，這樣就不會影響關斷時間，于是整個開啟時間比0.1μs小得多，因此能使其開啟過程與關斷過程與傳統(tǒng)MOST一樣快。
具有單層異型摻雜島耐壓層的R-MOST結構功率器件。圖4示出具有單層P(或n)島耐壓層的R-MOST功率器件。其中標號，1為P(或n)島、2為n-(或P-)外延層、3為n+(或P+)襯底、4為P(或n)阱、5為n+(或P+)源區(qū)。
本發(fā)明用于雙極型功率器件。
圖5示出具有單層P(或n)島耐壓層的雙極型功率晶體管。其中標號1為P(或n)島、2為n-(或P-)外延層、3為n+(或P+)襯底、4為P(或n)內基區(qū)、5為n+(或P+)發(fā)射區(qū)、9為P+(或n+)外基區(qū)。
圖2所示結構在P+和n+兩面制作兩個金屬電極，即形成具有異型摻雜島耐壓層的高壓二極管，這種結構的二極管在速度方面比高壓PIN二極管更好。
本發(fā)明用于靜電誘導晶體管(SIT)。
該晶體管其柵可以采用埋柵，也可以是表面柵，圖6示出具有單層P(或n)島耐壓層的表面柵靜電誘導晶體管。其中標號1為P(或n)島、2為n-(或P-)外延層、3為n+(或P+)襯底、5為n+(或P+)源區(qū)、9為P+(或n+)柵。
根據上述列舉在新發(fā)明的耐壓層上制作出的功率器件，具有耐壓高、導通電阻(或正向壓降)小、開啟與關斷時間快等優(yōu)點。同時本發(fā)明在理論上研究出導通電阻Ron與擊穿電壓VB的一個新關系Ron＝0.83×10-8V2.5B/n1.5。由此可見本發(fā)明大大的緩解了高壓功率器件導通電阻Ron(或正向壓降)與擊穿電壓VB的矛盾，在改善導通電阻與器件耐壓方面有著重要的突破。
本發(fā)明的


圖1是現(xiàn)有技術VDMOS的示意圖。其中圖1-1為結構圖;圖1-2為電場分布圖。
圖2是本發(fā)明耐壓層結構，其中圖2-1為單層異型摻雜島;圖2-2為兩層重迭排列的異型摻雜島;圖2-3為兩層交錯排列的異型摻雜島。
圖3是采用本發(fā)明制作的具有P(或n)島的MOST結構功率器件。其中圖3-1為具有單層P(或n)島;圖3-2是圖3-1結構在擊穿附近的電場強度分布圖;圖3-3為兩層交錯排列的P(或n)島;圖3-4是在IGBT襯底上的單層P(或n)島;圖3-5是在IGBT襯底上的兩層交錯排列的P(或n)島。
圖4是采用本發(fā)明制作的具有單層P(或n)耐壓層的R-MOST功率器件。
圖5是采用本發(fā)明制作的具有單層P(或n)島耐壓層的雙極型功率晶體管。
圖6是采用本發(fā)明制作的具有單層P(或n)島表面柵靜電誘導晶體管。
下面結合附圖通過實施例進一步說明本發(fā)明。
為了制作本發(fā)明具有P島的耐壓層，其設計方法是從要求的擊穿電壓VB出發(fā)(下面數(shù)據可作為本發(fā)明耐壓層設計的參考數(shù)據)，然后再作模擬計算，以得出精確的數(shù)據。
耐壓層厚度W＝0.024V1.2B微米(VB以伏計)n層摻雜濃度ND＝n·2.2·1018V-1.4B[1/cm3](當式中n＝2時為單層P島，n＝3時為兩層P島)在單位面積中，每層P島摻雜總量為NTNT＝3.53×1012(VB)-0.2[1/cm2]設計參數(shù)確定后，現(xiàn)結合附圖3制作四種MOST功率器件為例說明制造耐壓層的工藝過程。
第一步對于圖3-1、圖3-3所示的MOST功率器件，從<100>晶向的n+硅片著手，對于圖3-4、圖3-5所示的MOST功率器件則在<100>晶向P襯底上具有薄n外延層的硅片著手。
第二步摻雜n-外延，形成20微米厚、3[Ω-cm]n-型外延層。
第三步氧化，隨后開出3微米的窗口。
第四步通過窗口進行硼離子注入。
第五步重復第二步形成P島。當需要形成多層P島，則重復第二步到第五步若干次。
第六步剩下的步驟與傳統(tǒng)制作VDMOS相同。
權利要求
1.一種具有異型摻雜島的半導體器件耐壓層，包含有一層較輕摻雜的單一導電類型的半導體材料，其特征在于耐壓層內(即外延層內)，引入P(或n)島，P(或n)島被n(或P)的外延層所包圍，外延層(耐壓層)中的P(或n)與n+(或P+)襯底平行排列。
2.根據權項1所述的的耐壓層，其特征在于P(或n)島在耐壓層中是單層或多層，P(或n)島將整個耐壓層分成n個“亞層”時，各“亞層”的厚度相等。
3.根據權項1所述的耐壓層，其特征在于多層P(或n)島在耐壓層中是重迭排列、或交錯排列。
4.根據權項1所述的耐壓層，其特征在于P(或n)島置于縱向導電型功率器件的耐壓層中對導電沒有貢獻的區(qū)域。
5.根據權項4所述的耐壓層，其特征在于在垂直導電功率器件MOST中P(或n)島位于源極下方，在雙極型晶體管中，P(或n)島位于基極電極條下方。
6.根據權項1所述的耐壓層，其特征在于當耐壓要求為VB(伏)，耐壓層厚度W＝0.024V1.2B微米，n層摻雜濃度ND＝n·2.2×1018V-1.4B[1/cm3]，單位面積每層P島摻雜總量NT＝3.53×1012(VB)-0.2[1/cm2]。
7.根據權項1或6所述的耐壓層，其特征在于當耐壓要求為VB，有n個“亞層”，導通電阻Ron＝0.83×10-8V2.5B/n1.5。
8.根據權項1所述的耐壓層，其特征在于在MOST結構功率器件中P(或n)島在外延層n-(或P-)中是單層排列、或兩層交錯排列、或兩層重迭排列，在IGBT襯底上P(或n)島在外延層n-(或P-)中是單層排列、或兩層交錯排列、或兩層重迭排列。
全文摘要
本發(fā)明介紹了具有異型摻雜島的半導體功率器件的耐壓層，其特征是在耐壓層中引入異型摻雜島代替以往的一種導電類型的耐壓層。耐壓層中的異型摻雜島是與襯底平行排列，異型摻雜島可以是單層或多層，相鄰兩層異型摻雜島是重迭排列或交錯排列，其耐壓層導通電阻與擊穿電壓的關系R
文檔編號H01L29/73GK1102274SQ9311535
公開日1995年5月3日 申請日期1993年10月29日 優(yōu)先權日1993年10月29日
發(fā)明者陳星弼 申請人:電子科技大學