專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別是關(guān)于改善內(nèi)部引線形狀的半導(dǎo)體裝置。
現(xiàn)今，動(dòng)態(tài)RAM中，為實(shí)現(xiàn)處理速度的高速化，已有將存貯電路分割成多個(gè)存貯塊的裝置。
圖23是分割存貯電路的動(dòng)態(tài)RAM芯片的結(jié)構(gòu)圖，圖24是其等效電路圖。
如圖23所示，半導(dǎo)體芯片1內(nèi)設(shè)有多個(gè)存貯電路塊MB1-MB4。為使存貯電路塊MB1-MB4工作，需要電源。以往，在芯片1的邊緣(boundary)上分別各設(shè)一個(gè)高電位電源焊盤2和一個(gè)低電位電源焊盤3，這些電源焊盤2、3分別連接高電位電源線4、低電壓電源線5、且讓電源線4、5分別與存貯電路塊MB1-MB4連接，以獲得工作所需要的高電位Vcc和低電位Vss。
然而，當(dāng)如圖24所示，以等效電路表示上述結(jié)構(gòu)時(shí)，將開關(guān)與負(fù)載串接而形成的電阻成分6-1至6-4分別并聯(lián)在電源線4和電源線5之間。這樣的電路，并聯(lián)電路的合成電阻值會(huì)因各開關(guān)的通、斷，即各存貯電路塊MB1-MB4本身的通、斷狀態(tài)而改變，從而造成電源電壓的變動(dòng)。
可以說，今后必定向各存貯電路塊MB1-MB4的高集成化發(fā)展，隨之存貯電路組成元件的靈敏度也將進(jìn)一步提高。因此，即便微小電源電壓變動(dòng)，也會(huì)引起存貯電路塊MB1-MB4的誤動(dòng)作。
為解決這種問題，本申請發(fā)明人曾試將電源按各存貯電路塊逐一分隔開。
該試驗(yàn)中的等效電路變成僅一個(gè)存貯電路塊串聯(lián)在電源線與電源線之間，所以消除了上述并聯(lián)合成電阻值變化的問題，能抑制電源電壓的變動(dòng)。
然而，要各存貯電路塊上分別設(shè)電源，便面臨增加電源焊盤數(shù)的問題。若電源焊盤數(shù)增加，必然引線數(shù)(引腳數(shù))也增加。若引線數(shù)(引腳數(shù))增加，則必須增大用于收存半導(dǎo)體芯片的封裝尺寸。封裝尺寸增大又意味著半導(dǎo)體裝置大型化，所以會(huì)妨礙用這種半導(dǎo)體裝置生產(chǎn)的二次產(chǎn)品(例如計(jì)算機(jī)、字處理器等)的小型化。還有，引腳數(shù)不必要的增加也會(huì)影響使用方便。
本發(fā)明鑒于上述問題，目的在于提供一種能防止不必要的引腳數(shù)增加，從而能達(dá)到封裝尺寸小型化的半導(dǎo)體裝置。
為實(shí)現(xiàn)上述目的，本發(fā)明半導(dǎo)體裝置的第一形態(tài)的特征是具有①半導(dǎo)體芯片;②實(shí)質(zhì)上相對上述芯片一側(cè)面，沿平行方向上具有延伸部分的第一引導(dǎo)構(gòu)件;③與上述第1引導(dǎo)構(gòu)件相鄰設(shè)置的第2引導(dǎo)構(gòu)件;④使上述第1引導(dǎo)構(gòu)件與設(shè)于上述芯片的第1焊盤互相電氣連接的第1連接構(gòu)件;⑤使上述第2引導(dǎo)構(gòu)件與設(shè)于上述芯片的第2焊盤互相電氣連接的第2連接構(gòu)件;⑥使上述第1引導(dǎo)構(gòu)件與設(shè)于上述芯片的第3焊盤互相電氣連接的第3連接構(gòu)件;⑦使上述第2引導(dǎo)構(gòu)件與設(shè)于上述芯片的第4焊盤互相電氣連接的第4連接構(gòu)件。
本發(fā)明第2形態(tài)的半導(dǎo)體裝置，其特征是相鄰設(shè)置上述第1、第2引導(dǎo)構(gòu)件，并分別使雙方的凹部與凸部相互嚙合。
本發(fā)明第3形態(tài)的半導(dǎo)體裝置，其特征是上述芯片包含半導(dǎo)體集成電路，該集成電路的內(nèi)部包括各自具有所定功能的多個(gè)電路塊，上述第1、第2、第3、第4焊盤是用于分別對上述多個(gè)電路加工作電源的電源焊盤。
本發(fā)明第4形態(tài)的半導(dǎo)體裝置，其特征是在上述第2、第4連接構(gòu)件分別跨越的第1引導(dǎo)構(gòu)件上設(shè)置絕緣層;或是讓該交叉部分上的第1引導(dǎo)構(gòu)件的表面位置比第2引導(dǎo)構(gòu)件的表面位置更朝遠(yuǎn)離上述第2、第4連接構(gòu)件的方向偏離;或是讓上述第1引導(dǎo)構(gòu)件的凸部與上述第1、第3連接構(gòu)件的連接點(diǎn)以及上述第2引導(dǎo)構(gòu)件的凸部與上述第2、第4連接構(gòu)件的連接點(diǎn)分別位于一條假想的直線上。
當(dāng)為上述第1形態(tài)的半導(dǎo)體裝置時(shí)，第1、第3連接構(gòu)件分別共同連接第1引導(dǎo)構(gòu)件，同時(shí)，第2、第4連接構(gòu)件分別共同連接第2引導(dǎo)構(gòu)件，因此能防止增加不必要的引腳數(shù)，實(shí)現(xiàn)封裝小型化。
當(dāng)為上述第2形態(tài)的半導(dǎo)體裝置時(shí)，因第1、第2引導(dǎo)構(gòu)件各自的凹部與凸部互相嚙合，能讓第1引導(dǎo)構(gòu)件和第2引導(dǎo)構(gòu)件在較狹窄的范圍內(nèi)相鄰。因此，能進(jìn)一步促進(jìn)封裝小型化。又可加大凸部的寬度，所以能確保這里有用來與連接構(gòu)件相連的區(qū)域。
當(dāng)為上述第3形態(tài)的半導(dǎo)體裝置時(shí)，實(shí)現(xiàn)上述目的不變，而且能分別對選出的多個(gè)電路塊加上獨(dú)立的工作電源，因此其它電路塊的阻抗變化等引起的噪聲不會(huì)傳到電源上，能內(nèi)裝誤動(dòng)作可能性少的高可靠性IC芯片。
當(dāng)為第4形態(tài)的半導(dǎo)體裝置時(shí)，因在第2、第4連接構(gòu)件分別跨越的第1引導(dǎo)構(gòu)件上設(shè)置絕緣層，所以第2、第4連接構(gòu)件與第1引導(dǎo)構(gòu)件不易短路。
又因讓該交叉部分的第1引導(dǎo)構(gòu)件的表面位置比第2引導(dǎo)構(gòu)件的表面位置更朝遠(yuǎn)離上述第2、第4連接構(gòu)件的方向偏離，能擴(kuò)大第2、第4連接構(gòu)件與第1引導(dǎo)構(gòu)件之間的間隔距離。因此，第2、第4連接構(gòu)件與第1引導(dǎo)構(gòu)件不易短路。
再使上述第1引導(dǎo)構(gòu)件的凸部與上述第1、第3連接構(gòu)件的連接點(diǎn)以及上述第2引導(dǎo)構(gòu)件的凸部與上述第2、第4連接構(gòu)件的連接點(diǎn)分別位于一條假想的直線上。這樣，能使第1、第2連接構(gòu)件的各自長度基本相等。因此，雙方的跨越線能大致相等。若能使雙方的跨越線基本相等，則跨越線高度也相等。結(jié)果擴(kuò)大了第2、第4連接構(gòu)件與第1引導(dǎo)構(gòu)件的間隔距離，從而第2、第4連接構(gòu)件與第1引導(dǎo)構(gòu)件不易短路。
于是，若為第4形態(tài)的半導(dǎo)體裝置，則能減少內(nèi)部引導(dǎo)部分的短路問題。


圖1是本發(fā)明第一實(shí)施例半導(dǎo)體裝置的俯視圖;
圖2是具有本發(fā)明第一實(shí)施例半導(dǎo)體裝置的動(dòng)態(tài)RAM芯片的結(jié)構(gòu)圖;
圖3是本發(fā)明第1實(shí)施例半導(dǎo)體裝置的外觀圖;
圖4是本發(fā)明第2實(shí)施例半導(dǎo)體裝置的俯視圖;
圖5是本發(fā)明第3實(shí)施例半導(dǎo)體裝置的俯視圖;
圖6是本發(fā)明第3實(shí)施例半導(dǎo)體裝置的外觀圖;
圖7是本發(fā)明第4實(shí)施例半導(dǎo)體裝置的俯視圖;
圖8是本發(fā)明第4實(shí)施例半導(dǎo)體裝置的外觀圖;
圖9是表示本發(fā)明第5實(shí)施例半導(dǎo)體裝置，(a)圖為俯視圖，(b)圖為(a)圖中7b-7b向剖面圖;
圖10是本發(fā)明第5實(shí)施例半導(dǎo)體裝置封裝后的剖面圖;
圖11表示本發(fā)明第6實(shí)施例半導(dǎo)體裝置，(a)圖為俯視圖，(b)圖為(a)圖中8b-8b向剖面圖;
圖12表示本發(fā)明第6實(shí)施例半導(dǎo)體裝置，(a)圖為俯視圖，(b)圖為(a)圖中12b-12b向剖面圖;
圖13說明本發(fā)明第7實(shí)施例半導(dǎo)體裝置的制造方法，(a)-(c)圖分別為各主要制造過程的剖面圖;
圖14表示本發(fā)明第8實(shí)施例半導(dǎo)體裝置，(a)圖為俯視圖，(b)圖為(a)圖中14b-14b向剖面圖;
圖15說明本發(fā)明第8實(shí)施例半導(dǎo)體裝置的制造方法，(a)圖為俯視圖，(b)圖為(a)圖中15b-15b向剖面圖;
圖16是說明本發(fā)明第8實(shí)施例半導(dǎo)體裝置的制造方法的剖面圖;
圖17表示本發(fā)明第9實(shí)施例半導(dǎo)體裝置，(a)圖為俯視圖，(b)圖為(a)圖中9b-9b向剖面圖;
圖18表示本發(fā)明第10實(shí)施例半導(dǎo)體裝置，(a)圖為俯視圖，(b)圖為(a)圖中18b-18b向剖面圖;
圖19是本發(fā)明第11實(shí)施例半導(dǎo)體裝置的俯視圖;
圖20是本發(fā)明第12實(shí)施例半導(dǎo)體裝置的俯視圖;
圖21是本發(fā)明第13實(shí)施例半導(dǎo)體裝置的俯視圖;
圖22是本發(fā)明第14實(shí)施例半導(dǎo)體裝置的俯視圖;
圖23是典型的動(dòng)態(tài)RAM芯片的結(jié)構(gòu)圖;
圖24是典型的動(dòng)態(tài)RAM芯片的等效電路圖;
以下說明圖中有關(guān)標(biāo)號含義。2、2-1-2-9高電位電源焊盤，3、5-1-5-9低電位電源焊盤，4、4-1-4-9高電位電源線，5、5-1-5-9低電位電源線，10引線框，11半導(dǎo)體芯片，12芯片座，15、15A-15F引線，17模制樹脂，18接合線，19接合區(qū)，30絕緣層，31粘接層。
以下參見附圖舉實(shí)施例說明本發(fā)明。本說明中對所有圖的相同部分加注相同參考標(biāo)號，以免重復(fù)說明。
圖1是本發(fā)明第1實(shí)施例半導(dǎo)體裝置的俯視圖，圖2是表示圖1所示動(dòng)態(tài)RAM芯片結(jié)構(gòu)概況的方框圖，圖3是將圖1所示半導(dǎo)體裝置封裝后的斜視圖。還有，圖1所示俯視圖表示芯片裝載于引線框上的狀態(tài)。
如圖1所示，首先有金屬引線框10。該引線框10主要由用來裝載芯片11的芯片座12、用于將芯片座12預(yù)先系結(jié)在引線框上的掛鉤銷14、以后將成為引腳的引線15，以及用于樹脂封口時(shí)防止樹脂從引線15之間的間隙流出的堵條16等構(gòu)成。標(biāo)號17表示用在以后封裝芯片而形成的模制樹脂。若用模制樹脂17封裝芯片11后，進(jìn)行堵條16的截?cái)?、外引線的截?cái)嗪统尚?，則如圖3所示，成為SIP(Single In-line Package單列直插式封裝)型半導(dǎo)體裝置，便能提供給市場。
至于引線15，一般來說，進(jìn)入模制樹脂17中的部分稱為內(nèi)引線，而露出在模制樹脂17之外的部分稱為外引線。露出于模制樹脂17外的外引線以后就起外引腳作用。(參見圖3)。
內(nèi)引線部分上設(shè)有用于連接一群接合線18的一種接合區(qū)19，這些接合區(qū)的內(nèi)引線寬度比其它部分大，以確保引線接合。
引線群15中，置于端側(cè)的15A、15B、15C及15D與其它引線不同，它們沿與芯片11側(cè)面平行的方向延伸而成。最靠外端的引線15A和15D上加高電位Vcc。再在與引線15A相鄰的引線15B上加低電位Vss(例如接地)，在與引線15D相鄰的引線15c上加低電位Vss(例如接地)。結(jié)果如圖3所示，在對圖1所示芯片11進(jìn)行樹脂封裝后，最外端的引腳成為供高電位Vcc的引腳，與該引腳相鄰的引腳為供低電位Vss的引腳。
引線15A-15D上分別延續(xù)形成凹部與凸部。引線15A-15D分別具有的凸部，比引線15A-15D的其它部分寬度大，分別在該處設(shè)置接合區(qū)19。這樣的凸部，分別在引線15A-15D上設(shè)置多個(gè)。與引線15A相鄰的引線15B配置成雙方的凹部與凸部互相嚙合。同樣，與引線15D相鄰的引線15C上也配置成雙方的凹部與凸部互相嚙合。
上述凸部以及設(shè)于內(nèi)引線前端的一些接合區(qū)19分別與各接合線18的一端連接，各接合線18的另一端分別接至沿芯片11邊緣設(shè)置的焊盤2-1-2-9、3-1-3-9及20群(參見圖2)。
如圖2所示，芯片11為設(shè)有多個(gè)動(dòng)態(tài)存貯電路塊MB1～MB9。按逐個(gè)存貯電路塊劃分，設(shè)置分別使存貯電路塊MB1-MB9工作的電源。
本發(fā)明半導(dǎo)體裝置，為了在每個(gè)存貯電路塊上分別設(shè)置電源，沿芯片11的邊緣設(shè)置分別對應(yīng)于各存貯電路塊MB1-MB9的高電位(Vcc)電源焊盤2-1-2-9和低電位(Vss)電源焊盤3-1-3-9。
高電位電源焊盤2-1-2-9分別通過高電位電源線4-1-4-9接至各對應(yīng)的存貯電路塊MB1-MB9。并且，低電位電源焊盤3-1-3-9分別通過低電位電源線5-1-5-9接至各對應(yīng)的存貯電路塊MB1-MB9。
高電位電源焊盤2-1-1-4分別通過各接合線18與引線15A電氣連接，高電位電源焊盤2-6-2-9分別通過各接合線18與引線15D電氣連接。還有，高電位電源焊盤2-5通過接合線18與其它的引線15F(參見圖1)電氣連接。
低電位電源焊盤3-1-3-4分別通過各接合線18與引線15B電氣連接，低電位電源焊盤3-6-3-9分別通過各接合線18與引線15C電氣連接。還有，低電位電源焊盤3-5通過接合線18與其它的引線15E(參照圖1)電氣連接。
為了抑制引腳數(shù)增加，最好盡量用引線15A、15B、15C及15D進(jìn)行向存貯電路塊MB1-MB9的電源供給。但是，在存在芯片11內(nèi)電路布局困難等制約的情況下，也可以如第1實(shí)施例那樣，用其它引線，即引線15E、15F，向一部分存貯電路塊，即存貯電路塊MB5，饋給電源。此情況下，由于在存貯電路塊MB1-MB4中共用引線15A、15B，在存貯電路塊MB6-MB9中共用引線15C、15D，所以也能避免引腳數(shù)的不必要增加。
圖2中標(biāo)號20所示多個(gè)焊盤，包括信號輸入/輸出焊盤以及用于獲得使未畫出的存貯器外圍電路工作所必要的電源高電位/低電位焊盤。本說明書省去對輸入信號、輸出信號及外圍電路的詳細(xì)介紹。
下面，說明本發(fā)明第2實(shí)施例。
圖4是表示本發(fā)明第2實(shí)施例半導(dǎo)體裝置概況的俯視圖。
參見圖1-圖3說明的半導(dǎo)體裝置，延續(xù)有凹部和凸部的引線15A、15B沿芯片11的一邊延伸而成，又沿該邊之對邊延伸成延續(xù)有凹部和凸部的引線15C、15D。
對此，也可以如圖4所示，不設(shè)引線15C、引線15D，只沿芯片11的一條邊延伸成延續(xù)有凹部和凸部的引線15A、15B。
上述結(jié)構(gòu)的第2實(shí)施例也能獲得與第1實(shí)施例相同的效果。
接著，說明本發(fā)明第3實(shí)施例。
圖5是概要表示本發(fā)明第3實(shí)施半導(dǎo)體裝置的俯視圖，圖6是將圖5所示半導(dǎo)體裝置封裝后的斜視圖。
參見圖1-圖4說明的第1、第2半導(dǎo)體裝置都是SIP型半導(dǎo)體裝置。
也可以把這樣的半導(dǎo)體裝置，如圖5-圖6所示，從模制樹脂17的兩相對側(cè)面分別引出外部引腳，做成SOP(Small Out-line Package小型封裝)型或者DIP(Dual In-line Package雙列直插式封裝)型。
本實(shí)施例中，加高電位Vcc的引線15A與加低電位Vss的引線15B互為反方向引出。同樣，引線15D與引線15C互為反方向引出。
圖7是概要表示本發(fā)明第4實(shí)施例半導(dǎo)體裝置的俯視圖，圖8是將圖7所示半導(dǎo)體裝置封裝后的斜視圖。
本發(fā)明半導(dǎo)體裝置除SIP型DIP型以外，還可變形成像QFP型那樣朝4個(gè)方向設(shè)置引腳。
下面，說明本發(fā)明第5實(shí)施例。
圖9表示本發(fā)明第5實(shí)施例半導(dǎo)體裝置，(a)圖是將主要部分放大表示的俯視圖，(b)圖是(a)圖中7b-7b向剖面圖。
如圖9(a)和(b)所示，引線15B置于引線15A和芯片11之間。各接合線18的一端分別接至高電位電源焊盤2-1-2-3，另一端分別接至設(shè)于引線15A的凸部的各接合區(qū)19。此時(shí)，接合線18A在引線15B上方跨過。另外，各接合線18B的一端分別接至低電位電源焊盤3-1-3-3，另一端分別接至設(shè)于引線15B的凸部的各接合區(qū)19。引線15B上形成絕緣層30。絕緣層30對應(yīng)各接合線18A跨過的區(qū)域而設(shè)置。本實(shí)施例在引線15B中與芯片11對置且不包括凸部的部分上設(shè)置絕緣層30。
圖9(b)中，由標(biāo)號31表示的構(gòu)件是用來將芯片11粘接至芯片座12上的粘接劑層。
上述裝置中，接合線18A的接合長度比接合線18B的接合長度長。接合線接合法中，隨著接合線的接合長度變長，跨越線高度HA和HB漸漸變低。隨著跨越線高度HA和HB變低，模制時(shí)接合線被樹脂流動(dòng)所影響，與引線接觸的概率提高。尤其在為了抑制封裝尺寸變大同時(shí)又使引腳數(shù)增加而引線之間間隔變窄的裝置，或者焊盤之間間隔變窄的裝置中，上述概率變大。本發(fā)明裝置若為上述那樣裝置時(shí)，因接合線18A的跨越線高度HA比接合線18B的跨越線高度HB低，接合線18A接觸引線15B的概率高。
然而，如圖9(a)及(b)所示，若為引線15B上設(shè)絕緣層30的裝置，則接合線18即使受模制樹脂流動(dòng)影響與引線15B接觸，但在引線15B上形成有絕緣層30，接合線18A與引線15B也不會(huì)短路。
圖9(a)及(b)所示絕緣層30通過在接合線接合前在引線15B上涂絕緣物，或者貼絕緣條而成。因此，封裝后，如圖10所示，在引線15B上存在由模制樹脂17以外的絕緣物形成的絕緣層30。
再說明本發(fā)明第6實(shí)施例。
圖11表示本發(fā)明第6實(shí)施例半導(dǎo)體裝置，(a)圖為對主要部分作放大表示的俯視圖，(b)圖是(a)圖中8b-8b向剖面圖。
如圖11(a)與(b)所示，圖中，排在位于最外端的15A與芯片11之間的引線15B中，除凸部外的部分，沿遠(yuǎn)離接合線18A與18B的方向壓低。這樣，除凸部外的引線15B的部分，比設(shè)于這些凸部的接合區(qū)19的表面低。
若為具有上述結(jié)構(gòu)的半導(dǎo)體裝置，則因引線15B除凸部以外的部分遠(yuǎn)離接合線18A與18B，能增加接合線18A的跨越線高度HA。因此，與第5實(shí)施例一樣，能降低接合線18A與引線15B接觸的概率。于是，與第4實(shí)施例一樣，能防止由于接合線18A與引線15B接觸而產(chǎn)生的短路問題。
還有，具有圖11(a)與(b)所示形狀的引線15B，在為了盡量減薄外殼而進(jìn)行的芯片底座12的凹陷加工過程中，能與芯片底座12同時(shí)形成。
接著，說明本發(fā)明第7實(shí)施例。
圖12(a)和(b)表示本發(fā)明第7實(shí)施例半導(dǎo)體裝置，(a)圖是將主要部分作放大表示的俯視圖、(b)圖是(a)圖中12b-12b向剖面圖。
如圖12(a)和(b)所示，第7實(shí)施例裝置，基本上接近圖11(a)和(b)所示，第7實(shí)施例裝置，基本上接近圖11(a)和(b)所示裝置，不同處在于除凸部外的引線15B部分表面位置處于引線15A表面位置與芯片座12表面位置的中間。圖12(b)上示出表示引線15A表面位置的直線41。從該直線41至除凸部外的引線15B部分表面位置的距離為△t1，同樣，至芯片座表面位置的距離為△t2。可見，距離△t1比距離△t2小。
若為具有上述結(jié)構(gòu)的裝置，則能同時(shí)防止引線15B與接合線18A以及18B的短路，同時(shí)獲得能防止引線15B過分塑性變形或斷裂的效果。
引線15B，沿圖12(a)中12b-12b方向不受引線框支撐。在已說明過的圖1中示有其細(xì)節(jié)。設(shè)有這種引線框，將引線15B與芯片座12同時(shí)凹陷沖壓。此時(shí)，若芯片座12的凹陷沖壓量較大，沖壓時(shí)引線15B會(huì)由于沿12b-12b方向無支撐而朝芯片座12方向拉伸。此拉伸引起引線15過分塑性變形而中間變細(xì)，最糟時(shí)引線15B會(huì)斷開。
再說明本發(fā)明第7實(shí)施例裝置的制造方法。
圖13(a)-(c)分別為本發(fā)明第7實(shí)施例半導(dǎo)體裝置的制造過程中的剖面圖。
圖13(a)表示凹陷沖壓前的引線框。
如圖13(b)所示，利用帶沖頭42的上模和帶沖頭44的下模45，沖壓成形圖13(a)所示的引線框，沖頭42用來將芯片座12和除凸部外的引線15B向下壓，沖頭44用來將包括凸部的引線15A和只是引線15B的凸部向上壓。
接著，如圖13(C)所示，用帶沖頭46的上模47和帶沖頭48的下模49替換前面沖壓模再次沖壓引線框，沖頭46用來只將芯片座12向下壓，沖頭48用來將包括凸部的引線15A和只是引線15B的凸部向上壓。
這樣，引線框架的沖壓分成為兩個(gè)過程，即沖壓量小的第1過程及其后只對芯片座12凹陷沖壓且沖壓量大的第2過程，從而能防止引線15B的過分塑性變形或斷開。
下面說明本發(fā)明第8實(shí)施例。
圖14表示本發(fā)明第8實(shí)施例半導(dǎo)體裝置，(a)圖是將主要部分作放大表示的俯視圖，(b)圖是(a)圖中14b-14b向剖面圖。
如圖14(a)與(b)所示，第8實(shí)施例裝置與第5-第7實(shí)施例裝置目的相同，即希望防止引線15B與接合線18A及18b之間的短路。
如圖14(a)與(b)所示，利用腐蝕使除凸部外的引線15B的表面朝遠(yuǎn)離接合線18A和18b方向下陷。
若為具有上述結(jié)構(gòu)的裝置，則由于能使除凸部外的引線15B的部分遠(yuǎn)離接合線18A和18B，所以能與第4實(shí)施例等一樣防止接合線18A與引線15B的短路。
再說明本發(fā)明第8實(shí)施例裝置的制造方法。
圖15(a)是本發(fā)明實(shí)施例裝置在制造過程中的俯視圖，圖15(b)是圖15(a)中15b-15b向剖面圖，圖16是本發(fā)明第8實(shí)施例裝置的制造過程中的截面圖。
首先，如圖15(a)與(b)所示，在引線框的表面貼上帶有對應(yīng)于除凸部外的引線15B部分的開孔部51的掩蔽條50。然后，如圖16所示，用腐蝕液53噴霧。于是，腐蝕液53經(jīng)開孔部51到達(dá)引線15B的表面，只腐蝕除凸部外的引線15B其余表面。用這樣的方法形成圖14(a)和(b)所示的引線框。
現(xiàn)說明本發(fā)明第9實(shí)施例。
圖17表示本發(fā)明第9實(shí)施例裝置，(a)圖是將主要部分作放大表示的俯視圖，(b)圖是(a)圖中9b-9b向剖面圖。
第1-第8實(shí)施例半導(dǎo)體裝置中任一裝置，引線15A和15B均分別具有延續(xù)的凹部和凸部，而且將引線15A與15B相鄰設(shè)置，并使雙方的凹部與凸部互相嚙合。
若為具有如此形狀的半導(dǎo)體裝置，則如圖17(a)與圖17(b)所示，能將各接合線18A及18B與各接合區(qū)19的連接位置設(shè)在一條假想直線32上。
如此將連接集團(tuán)設(shè)在一假想直線32上，就能使各接合線的接合長度大致均勻。當(dāng)接合長度大致均勻時(shí)，則由于減少各接合線的跨越線高度HA和HB之間的參差不齊，能減少連接引線15A的接合線18A接觸引線15B的問題。因此，與第4-第8實(shí)施例一樣，能防止各接合線18A與引線15B短路。
另外，圖17(a)與(b)所示的接合線18A與18B的連接狀態(tài)，可在第1-第8實(shí)施例的所有裝置中實(shí)現(xiàn)。
下面，說明本發(fā)明第10實(shí)施例半導(dǎo)體裝置。
圖18表示本發(fā)明第10實(shí)施例半導(dǎo)體裝置，(a)圖是將主要部分作放大表示的俯視圖，(b)圖是(a)圖中18b-18b向剖面圖。
如圖18(a)與(b)所示，第10實(shí)施例裝置要做成如第9實(shí)施例裝置那樣，分別使接合線18A與18B的長度均一。
本發(fā)明裝置的第1引線15A及第2引線15B分別延續(xù)有凹部與凸部。因此，若不積極采用以圖9實(shí)施例[參見圖〔17(a)與(b)〕說明的方式，則接合線18A的接合位置與接合線18B的接合位置互偏，接合線18A的長度與接合線18b的長度便不同。
第10實(shí)施例裝置，以不同于第9實(shí)施例的方式，使接合線18A的長度與接合線18B的長度均一。
如圖18(a)與(b)所示，使形成設(shè)于芯片上的高電位端焊盤群2-1-2-3的位置與形成低電位端焊盤群3-1-3-3的位置互偏。圖18(a)中，互偏距離為D。
這樣，通過讓芯片側(cè)的接合位置，即焊盤的布局，使高電位端焊盤群與低電位端焊盤群相互偏離，能使接合線18A的長度與接合線18B的長度基本相同。
下面說明本發(fā)明第11實(shí)施例半導(dǎo)體裝置。
圖19是本發(fā)明第11實(shí)施例裝置的俯視圖。
如圖19所示，也可以使多根接合線18A接至引線15A的一個(gè)凸部19，同樣，也可以使多根接合線18B接至引線15B的一個(gè)凸部19。此時(shí)，高電位端電源焊盤2-1-2-4與低電位端電源焊盤3-1-3-4不交替，雙方各集中一塊，設(shè)在芯片11中。
圖20是本發(fā)明第12實(shí)施例半導(dǎo)體裝置的俯視圖。
圖12實(shí)施例裝置是關(guān)于引線框的使用方法例。
如圖20所示，分別具有相鄰的引線15A與15B、以及相鄰的引線15C與15D時(shí)，也會(huì)出現(xiàn)不連接合線18的情況。
例如芯片11在其一邊只安排電源焊盤中的高電位端電源焊盤群2-1-2-4另一邊又只安排電源焊盤中的低電位端電源焊盤3-1-3-4時(shí)，就是這種情況。
此時(shí)，不用的引線，例如本例中引線15A、15D，可作為無接空線(N.C)。
圖21是本發(fā)明第13例半導(dǎo)體裝置的俯視圖。
第13實(shí)施例裝置是關(guān)于所裝IC芯片的另一例。
所裝芯片，除動(dòng)態(tài)RAM芯片外，也可以如圖21所示，是將CPU、邏輯電路、存貯器等集成為一體的微機(jī)芯片60。此時(shí)，微機(jī)芯片60的各電路塊分別接各自的電源。
圖22是本發(fā)明第14實(shí)施例半導(dǎo)體裝置的俯視圖。
第14實(shí)施例裝置是關(guān)于所裝IC芯片的另一例。
圖22所示芯片11是恒向總線(ラムバス)DRAM(以下稱RDRAM)。
如圖22所示，RDRAM芯片11中包括具有與通常DRAM相同結(jié)構(gòu)的存貯磁心部、具有與未畫出CPU(MASTER)芯片和存貯磁心部的接口功能的從屬(SLAVE)邏輯部。RDRAM芯片11與通常的DRAM不同，其特征是具有從屬邏輯部。
這兩部分主要電路中的存貯磁心部，包括由多個(gè)存貯單元陣列(圖中為18個(gè))、各存貯單元陣列分別設(shè)置的行譯碼器(RD)、各存貯單元陣列分別設(shè)置的讀出放大器(S/A)群、以及2個(gè)存貯單元陣列共同設(shè)置的列譯碼器(C/D)組成的多個(gè)存貯塊(圖中有9個(gè))。存貯磁心部中包括加在這些存貯塊上的存貯器外圍電路部。存貯器外圍電路部包括含有行地址緩沖器等的行電路部、含有列地址緩沖器等的列電路部、輸入輸出緩沖器以及含有計(jì)數(shù)器電路與數(shù)據(jù)更新電路等的控制電路部。
另外，從屬電路部包括各存貯塊分別設(shè)置的接口電路(I/F)以及控制時(shí)鐘電路、接口電路等的工作時(shí)序的控制電路等。
如圖2等所示，上述結(jié)構(gòu)的RDRAM中，對各存貯磁心部內(nèi)的存貯塊分別設(shè)置電源。從屬邏輯電路部也設(shè)置獨(dú)立于存貯磁心部的電源。并且采用圖1所示那樣的引線框。因此，能獲得誤動(dòng)作的RDRAM，而且可防止引腳數(shù)增加，使封裝小型化。
圖22表示電源系統(tǒng)的另一側(cè)。即圖22示例中不按各存貯塊分設(shè)電源，而在存貯磁心部上設(shè)一根Vcc電源線4-1、一根Vss電源線5-1。而且，電源線4-1、5-1分別接多個(gè)焊盤。這樣就成為電源線4-1、5-1分別在許多部分上與Vcc引線、Vss引線電氣連接，能防止電源線4-1、5-1的電位變動(dòng)，因此，能獲得同把電源按每個(gè)存貯塊分設(shè)方式的芯片同樣的效果。
還有，圖22所示RDRAM中，電源線4-2、5-2分別集中于時(shí)鐘及控制電路部的附近，與多個(gè)焊盤2-5-2-7、3-5-3-7連接。時(shí)鐘與控制電路部，由于進(jìn)行高速數(shù)據(jù)傳送控制，例如數(shù)據(jù)傳送速度為500兆字節(jié)/秒，所以電源電位稍微變動(dòng)就會(huì)成為誤動(dòng)作的重要原因。通過在這種電氣性能要求細(xì)膩的電路旁集中將電源線4-2、5-2與Vcc引線、Vss引線連接，能使這種電路不易誤動(dòng)作。
若為上述各實(shí)施例說明的半導(dǎo)體裝置，則首先由于對每個(gè)電路塊分設(shè)電源，實(shí)現(xiàn)在電源間串接一個(gè)電路塊的等效電路。由此消除以往的并聯(lián)合成電阻值變化的問題，抑制電源電壓變動(dòng)，減少誤動(dòng)作的可能性。因此，芯片誤動(dòng)作少、可靠性高。
還有，在多個(gè)電路塊中，因共用加高電位的引線(例如引線15A)以及加低電位的引線(例如15B)，能防止引腳數(shù)的不必要增加。
再有，多個(gè)電路塊所共用且平行的引線(例如引線15A與引線15B)，分別延續(xù)有凹部和凸部，且做成這些凹部和凸部互相嚙合。又將接合區(qū)19設(shè)置在凸部。這種結(jié)構(gòu)，較之為了確保接合區(qū)而使寬度全加大的2根引線平行，更能縮小平面上的面積。因此，能達(dá)到封裝尺寸小型化。
又如圖9(a)、(b)及圖10所示的裝置，通過設(shè)置例如與引線15A平行且與芯片11相鄰的引線，通過例如在引線15B上設(shè)置絕緣層30，使應(yīng)接合至引線15A的接合線18A即使與引線15B接觸也不短路，因此能提高可靠性，并能提高制造合格率。
再如圖11-圖16所示裝置，還可通過讓除凸部外的引線15B表面位置低于凸部(接合區(qū))19的表面位置，使應(yīng)接合至引線15A的接合線不易接觸引線15B，因此能與第5實(shí)施例同樣提高可靠性，并能提高制造合格率。
此外，如圖17(a)、(b)所示，若為具有本發(fā)明的引線形狀的裝置，則能使接合位置大致設(shè)在一根假想線32上。若將接合位置大致設(shè)在一根假想線32上，并使接合線15A和15B的接合位置一致，就能使接合線18的跨越線高度基本均一，能避免接合線與引線的不必要接觸。因此，與第4、第5實(shí)施例相同，能提高可靠性，并能提高制造合格率。再由于接合線18A與18B的長度基本恒定，能獲得制造容易且效率高的效果。還有，作為使接合線18A和18B長度均一的方式，還可以如圖18(a)、(b)所示裝置那樣，通過偏移芯片上的焊盤位置來實(shí)現(xiàn)。
本發(fā)明不只限于上述各實(shí)施例，還可以在不脫離其宗旨的范圍內(nèi)，作種種變形實(shí)施。
另外，封裝芯片11的構(gòu)件，除了用模制樹脂外，還可以用陶瓷封裝。
綜上所述，利用本發(fā)明，能提供防止引腳數(shù)的不必要增加及實(shí)現(xiàn)封裝尺寸小型化的半導(dǎo)體裝置。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征是具有①半導(dǎo)體芯片；②實(shí)質(zhì)上相對上述芯片一側(cè)面，沿平行方向上具有延伸部分的第1引導(dǎo)構(gòu)件；③與上述第1引導(dǎo)構(gòu)件相鄰設(shè)置的第2引導(dǎo)構(gòu)件；④使上述第1引導(dǎo)構(gòu)件與設(shè)于上述芯片的第1焊盤互相電氣連接的第1連接構(gòu)件；⑤使上述第2引導(dǎo)構(gòu)件與設(shè)于上述芯片的第2焊盤互相電氣連接的第2連接構(gòu)件；⑥使上述第1引導(dǎo)構(gòu)件與設(shè)于上述芯片的第3焊盤互相電氣連接的第3連接構(gòu)件；⑦使上述第2引導(dǎo)構(gòu)件與設(shè)于上述芯片的第4焊盤互相電氣連接的第4連接構(gòu)件。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述第1、第2引導(dǎo)構(gòu)件分別延續(xù)有凹部與凸部。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征是相鄰設(shè)置上述第1、第2引導(dǎo)構(gòu)件，并分別使雙方的凹部與凸部相互嚙合。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征是上述第1、第3連接構(gòu)件分別與上述第1引導(dǎo)構(gòu)件的凸部電氣連接，上述第2、第4連接構(gòu)件分別與上述第2引導(dǎo)構(gòu)件的凸部電氣連接。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征是上述第2、第4連接構(gòu)件分別跨越上述第1引導(dǎo)構(gòu)件的上方，使上述第2引導(dǎo)構(gòu)件與上述第2、第4焊盤電氣連接。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征是在上述第2、第4連接構(gòu)件分別跨越的上述第1引導(dǎo)構(gòu)件上設(shè)置絕緣層。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征是讓上述第2、第4連接構(gòu)件分別跨越的上述第1引導(dǎo)構(gòu)件的表面位置比第2引導(dǎo)構(gòu)件的表面位置更朝遠(yuǎn)離上述第2、第4構(gòu)件的方向偏離。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征是上述第1引導(dǎo)構(gòu)件的凸部與上述第1、第3連接構(gòu)件的連接點(diǎn)、以及上述第2引導(dǎo)構(gòu)件的凸部與上述第2、第4連接構(gòu)件的連接點(diǎn)分別位于一條假想的直線上。
9.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征是上述第1、第3連接構(gòu)件分別與上述第1引導(dǎo)構(gòu)件的各凸部逐一電氣連接、上述第2、第4連接構(gòu)件分別與上述第2引導(dǎo)構(gòu)件的各凸部逐一電氣連接。
10.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征是上述第1、第3連接構(gòu)件分別與上述第1引導(dǎo)構(gòu)件的一個(gè)凸部電氣連接，上述第2、第4連接構(gòu)件分別與上述第2引導(dǎo)構(gòu)件的一個(gè)凸部電氣連接。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述第1、第2、第3、第4焊盤分別為電源焊盤。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，上述第1、第3焊盤分別為供給低電壓的低電位電源焊盤，上述第2、第4焊盤分別為供給高電位的高電位電源焊盤。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置，其特征是上述第1、第2、第3、第4焊盤分別沿上述芯片的一側(cè)面，配置成直線狀。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，上述高電位電源焊盤與上述低電位電源焊盤成交替配置。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征是上述高電位電源焊盤與上述低電位電源焊盤配置于各自的區(qū)域內(nèi)。
16.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征是將上述高電位電源焊盤與上述低電位電源焊盤配置成互相前后偏離成交叉的鋸齒狀。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述芯片包括半導(dǎo)體集成電路，該集成電路的內(nèi)部包括多個(gè)具有各自所定功能的電路塊，上述第1、第2、第3、第4焊盤為用于分別為上述多個(gè)電路塊供給各工作電源的電源焊盤。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述芯片收入收容體中，上述第1引導(dǎo)構(gòu)件及第2引導(dǎo)構(gòu)件的前端部分分別引出至上述收容體之外，其引出方向互相一致。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述芯片收入收容體中，上述第1引導(dǎo)構(gòu)件及第2引導(dǎo)構(gòu)件的前端部分分別引出至上述收容體之外，其引出方向互為相反。
20.根據(jù)權(quán)利要求1至權(quán)利要求19中任一項(xiàng)所述的半導(dǎo)體裝置，其特征是上述第1、第2、第3、第4連接構(gòu)件分別為接合線。
全文摘要
一種半導(dǎo)體裝置，其中具有半導(dǎo)體芯片[11]及分別加有高、低電位并延續(xù)有凹部/凸部的引線[15A]、[15B]，使引線[15A]、[15B]互相配置并使雙方凹部/凸部互相嚙合。芯片[11]的高、低電位電源焊盤分別通過接合線[18]連接[15A]、[15B]的凸部。于是，引線[15A]、[15B]分別被多個(gè)焊盤共用，從而能防止不必要引腳數(shù)增加。又因引線[15A]、[15B]的凹部/凸部互相嚙合，能使封裝小型化。
文檔編號H01L23/50GK1101754SQ9410403
公開日1995年4月19日 申請日期1994年4月18日 優(yōu)先權(quán)日1994年4月18日
發(fā)明者中尾光博, 石川壽光, 林和則 申請人:東芝株式會(huì)社