專利名稱：半導(dǎo)體存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器，特別涉及一種半導(dǎo)體存儲器件及其制造方法，它可用作沒有電容器的動態(tài)隨機(jī)存取存儲(DRAM)單元。
近來，半導(dǎo)體存儲器營銷繁榮。隨之，給有關(guān)超大規(guī)模集成電路的研究以積極推進(jìn)。
然而，實(shí)現(xiàn)超大規(guī)模集成電路和具有通用基本結(jié)構(gòu)的大電容就有其限度。所以，需要一種新型存儲器件。
一般，有多種半導(dǎo)體存儲器件都具有各自的特性。
例如，DRAM存儲器件在其周期操作不受限制，但因一個(gè)存儲單元由一個(gè)存儲電容器和一個(gè)晶體管構(gòu)成，集成密度方面較低。
另一方面，電可擦可編程只讀存儲(EEPROM)器件由一個(gè)層疊的晶體管組成。電子穿過一層薄隧道氧化物膜給浮動?xùn)懦潆?，或者使已充入的電子從浮動?xùn)欧烹姡瑥亩瓿蓡卧摹熬幊獭被颉安寥ァ?。因此，集成度雖令人滿意，但周期性操作限于約107次。
下面將參照附圖，說明這些常規(guī)存儲器件之中的DRAM和EEPROM。


圖1是通用DRAM單元的電路圖。圖2則是所示通用DRAM單元結(jié)構(gòu)的剖面圖。
該常規(guī)DRAM單元構(gòu)造包括一條位線(B/L)、一條字線(W/L)、一個(gè)存取晶體管(M1)、一個(gè)存儲電容電器(CS)、及一個(gè)讀出放大器(SA)。
參照該結(jié)構(gòu)，存取晶體管(M1)的柵極(G)與字線(W/L)相連接。存取晶體管(M1)的漏極(D)與位線(B/L)相連接。存取晶體管(M1)的源極(S)與存儲電容器(CS)的第一電極相連接。存儲電容器(CS)第二電極與多晶硅單元板極連接。位線(B/L)與讀出放大器(SA)的一個(gè)輸入端連接。讀出放大器(SA)的另一輸入端則與參考電壓(Vref)連接。
具有上述電路構(gòu)造的DRAM單元結(jié)構(gòu)示于圖2中。
就是說，把一塊p-型硅襯底1分成為場區(qū)和有源區(qū)，并且在場區(qū)上形成場氧化膜2。柵絕緣膜3和柵電極4則順序地層疊在P-型硅襯底1的有源區(qū)上。源/漏區(qū)(S，D)，就是N-型雜質(zhì)區(qū)，形成在柵電極4兩側(cè)的襯底中，從而制成存取晶體管(M1)。
另外，電容器的第一電極6形成在存取晶體管(M1)的源區(qū)(S)上。介質(zhì)膜7和第二電極8層疊在電容器第一電極6的表面上。
而且，位線(B/L)與存取晶體管(M1)的漏區(qū)(D)連接。
在這里，未說到的標(biāo)號表示絕緣膜5和9。
下面將說明如上所述構(gòu)造的常規(guī)DRAM的運(yùn)作。
首先，假設(shè)在運(yùn)作期間，P-型硅襯底1接地，并且把Vcc(5V)電壓施加到電容器第二電極8。
倘若如此，與反型層的形成同時(shí)，使電子聚積在第二電極8下的P-型硅區(qū)的表面中。在該反型層下，形成一個(gè)耗盡層。
因此，為把數(shù)據(jù)“1”寫入任一單元，就要把5V加到與上述單元的存取晶體管(M1)漏區(qū)(D)相連的位線上。同時(shí)，把5～6V的電壓脈沖加到與上述單元的存取晶體管(M1)柵極(G)相連接的字線上。
倘若如此，該存取晶體管則處于“導(dǎo)通”狀態(tài)，因此上述單元的存取晶體管源區(qū)電位升高到5V。
此時(shí)，在第二電極8下P-型硅區(qū)表面形成的反型層電位應(yīng)稍稍低于5V。這是由于加到第二電極8的5V電壓通過位于第二電極8下面的存儲電容器的介質(zhì)膜有某種程度電壓降。
所以，聚積在第二電極8下的P-型硅襯底表面而形成了反型層的電子就會流向電子能態(tài)低的存取晶體管(M1)的源區(qū)。于是，在第二電極8下，P-型硅區(qū)的表面形成了一個(gè)空勢阱。
這種狀態(tài)表示為二進(jìn)制的邏輯“1”。
為了把數(shù)據(jù)“0”寫入任一單元，要將與上述單元存取晶體管的漏區(qū)連接的位線(B/L)接地。同時(shí)，把5～6V電壓脈沖加到與上述單元存取晶體管柵極相連的字線(W/L)。
倘若如此，則這些電子就會從具有較高電子能量的存取晶體管(M1)的源區(qū)(S)流到在P-型硅襯底表面形成的空勢阱，從而充填該空勢阱。
于是，這些電子被聚積在電容器下的P-型硅襯底表面所形成的反型層中。
這種狀態(tài)表示為二進(jìn)制邏輯“0”。
為了從某一單元讀出數(shù)據(jù)， 先把上述單元的位線(B/L)預(yù)先充電至0.5Vcc(～2.5V)，而后，把5～6V電壓脈沖加到上述單元的字線上。
倘若如此，則充入上述單元的存儲電容器中的電荷便流到位線(B/L)，從而改變位線(B/L)的電位。
由于讀出放大器(SA)是一種比較電路，若位線電位高于參考電壓(～0.5Vcc)，就讀出了邏輯“1”。若上述電位低于參考電壓，則讀出邏輯“0”。
這時(shí)，位線(B/L)位移電壓降(ΔV)由下列方程式(1)表示。
ΔV＝±0.5Vcc(Cs)/(Cs+Cb)......(1)其中，Cs表示存儲電容器的靜態(tài)電容，Cb表示位線的靜態(tài)電容。
另外，在方程式(1)中，(+)號對應(yīng)于單元中存儲著邏輯“1”的情形，(-)號對應(yīng)于單元中存儲著邏輯“0”的情形。
因此，假如能由一個(gè)讀出放大器識別的參考電壓與位線電壓之間的最小電壓差是讀出放大器的“區(qū)別能力”，則對上述1M DRAM情形下讀出放大器的區(qū)別能力約為150～200mv。
所以，對方程式(1)中Vcc為5V的情況下，為使ΔV大于150mv，位線靜態(tài)電容(Cb)與存儲電容器的靜態(tài)電容(Cs)之比必須小于15。
根據(jù)以前發(fā)表的論文，就1M DRAM來說，Cs為30～60fF而Cb為250～500fF。并且，比率γ為7～15。
在這種通用的DRAM單元，隨著不斷增加集成度，從而減小單元面積尺寸。然而，與單元尺寸的減幅相比較，不可能減小讀出放大器的區(qū)別能力和位線的靜態(tài)電容。另外，與單元面積的尺寸的減幅相比較，存儲電容器的靜態(tài)電容不降低。
況且，為了防止“軟錯(cuò)誤”問題，這是DRAM的最重要的可靠性問題之一，就要保持存儲電容器的靜態(tài)電容大小不變。由于這個(gè)原因，盡管不斷增加DRAM集成度和減小單元面積尺寸，但存儲電容器的靜態(tài)電容的降低卻很小。
例如，在256K DRAM的情況下，運(yùn)用約2μm設(shè)計(jì)規(guī)則。在256MDRAM的情況下，己運(yùn)用約0.25μm設(shè)計(jì)規(guī)則。因此，單元面積約減小到原來的1/100。
然而，如果對存儲電容器的靜態(tài)電容進(jìn)行比較，就256K DRAM而言靜態(tài)電容約為40fF，而256M DRAM則為25fF。因而，這個(gè)靜態(tài)電容減小到約為原來的1/1.5。
在這樣的通用DRAM中，盡管集成度增大，但存儲電容器的靜態(tài)電容仍須保持幾乎相同的尺寸。所以，就存在一個(gè)集成度有其極限的問題。
另外，當(dāng)將單元面積減小至極小時(shí)，為形成存儲電容器，要在襯底中形成深槽，借此形成存儲電容器，或者采用疊層電容器結(jié)構(gòu)以形成存儲電容器。因此，使半導(dǎo)體制造工藝變得復(fù)雜了。隨之而來，就有嚴(yán)重增大半導(dǎo)體制造工藝成本的問題。
同時(shí)，圖3是一種通用快速EEPROM單元電路圖。圖4是表示通用快速EEPROM單元結(jié)構(gòu)的剖面圖。
通用EEPROM單元由具有疊柵極晶體管結(jié)構(gòu)的浮動?xùn)叛┍雷⑷虢饘傺趸锇雽?dǎo)體(FAMOS)組成。每個(gè)單元的控制柵都與一條字線(W/L)連接。每個(gè)單元的漏極(D)都與一條位線(B/L)連接。每個(gè)單元的源極(S)則與一條共用源線(C，S)相連接。
另外，每條位線(B/L)與一個(gè)讀出放大器(SA)的一個(gè)輸入端連接。讀出放大器(SA)的另一輸入端則與參考電壓(Vrer)連接。
具有上述電路構(gòu)造的通用EEPROM單元結(jié)構(gòu)示于圖4。
這就是，把一浮動?xùn)?F，G)和控制柵(C，G)依次層疊在P-型硅襯底1上。使N-型雜質(zhì)區(qū)的一個(gè)源區(qū)(S)和一個(gè)漏區(qū)(D)形成在浮動?xùn)?F，G)兩側(cè)的P-型硅襯底1中。
其中，絕緣膜形成在硅襯底1、浮動?xùn)?F，G)和控制柵(C，G)之間。在浮動?xùn)?F，G)與控制柵(C，G)間，形成絕緣膜，其厚度相當(dāng)于常用晶體管柵絕緣膜的厚度。在浮動?xùn)?F，G)與硅襯底1間，形成隧道氧化膜，其厚度約100或更薄。
這樣的通用EEPROM運(yùn)行方式如下首先，為了把數(shù)據(jù)“1”寫入某一單元，就把7～8V電壓加到與上述單元相應(yīng)的位線(B/L)上。把12～13V電壓脈沖加到字線(W/L)上。源極(S)和襯底都接地。
如果這樣的話，雪崩擊穿就發(fā)生在漏(D)和襯底之間的P-N結(jié)中，因而產(chǎn)生熱電子。一部分如上所述產(chǎn)生的熱電子獲得高于襯底與柵氧化膜之間的勢能高度(約3.2eV)能量。于是，這部分熱電子從襯底，越過柵氧化膜，進(jìn)入浮動?xùn)?F，G)，而存儲其中。
同時(shí)，隨著存儲在浮動?xùn)?F，G)中的電子數(shù)目逐漸增加，該單元的閾值電壓隨之增高。一般，完成了“寫入”，結(jié)果該單元的閾值電壓便大于7V。
一旦電子存入浮動?xùn)?F，G)中，由于浮動?xùn)?F，G)與完全圍繞浮動?xùn)?F，G)的絕緣膜間具有勢能高度，電子自然放電量就小到可忽略不計(jì)。因此，存入的電子數(shù)量幾乎可保持?jǐn)?shù)年不變。
該單元的這種狀態(tài)表示為二進(jìn)制的邏輯“1”。
擦去已寫入如上所述某一單元中的數(shù)據(jù)如下這就是，使襯底和控制柵(C，G)接地。把12～13V電壓脈沖加到共用源線(C，S)。
如果這樣的話，由于隧穿現(xiàn)象，存于浮動?xùn)?F，G)的電子，從浮動?xùn)?F，G)，通過薄柵氧化膜而到源區(qū)(S)放電。
同時(shí)，隨著存入浮動?xùn)?F，G)的電子放電量逐漸增加，該單元的閾值電壓也開始降低。一般，該單元的閾值電壓必須在3V或更低。
因此，這種狀態(tài)表示為二進(jìn)制的邏輯“0”。
其間，讀出存儲在某一單元的數(shù)據(jù)如下這就是，把1～2V電壓加到與該單元的漏極(D)連接的位線(B/L)上。使襯底和源極(S)接地。而后，把3～5V電壓脈沖加到與該單元控制柵(C，G)連接的字線(W/L)上。
這時(shí)，對于數(shù)據(jù)“1”存儲在該單元的情形，使該單元變成“關(guān)斷”狀態(tài)，因此，充入位線(B/L)的電荷不會被放電，依舊保持原樣。因而，以前加上的1～2V電位仍然保持原樣。
另外，對于數(shù)據(jù)“0”存儲在該單元的情形，則使該單元變成“導(dǎo)通”狀態(tài)，因此充入位線(B/L)的所有電荷通過單元向源極(S)放電。于是，位線(B/L)的電位處于接地狀態(tài)。
與位線(B/L)連接的讀出放大器識別位線(B/L)的這種電位差，從而讀出該單元所存儲的數(shù)據(jù)。
在這種通用快速EEPROM的情況下，就不需要形成DRAM單元所需的存儲電容器，因此可以縮小單位單元的面積。此外，還可簡化工藝過程。
但是，對DRAM來說，數(shù)據(jù)編程/擦去的次數(shù)不受限制。相反，對EEPROM來說，數(shù)據(jù)編程/擦去的可允許的次數(shù)，一般限于107次以下。所以，多數(shù)應(yīng)用場合，有不能使用快速EEPROM替代DRAM的問題。
這是由于，在編程和擦去數(shù)據(jù)的過程中，一部分注入電子，當(dāng)其穿過柵氧化膜時(shí)，為柵氧化膜俘獲的緣故。由于數(shù)據(jù)編程/擦去次數(shù)增多，所俘獲的電子量也逐漸增大。因而發(fā)生柵氧化膜的變壞。
如上所說倘若柵氧化膜變壞，編程和擦去數(shù)據(jù)的速度就會降低。若不能控制編程和擦去時(shí)間，隨著數(shù)據(jù)編程/擦去次數(shù)的增加，會使編程閾值電壓降低，而使擦去閾值電壓增高。因此，所謂的窗口關(guān)閉的現(xiàn)象就出現(xiàn)了，結(jié)果當(dāng)超過一定次數(shù)時(shí)，器件便不能進(jìn)行數(shù)據(jù)編程/擦去。
為了解決上述的傳統(tǒng)性問題，本發(fā)明的目的在于提供一種半導(dǎo)體存儲器件，其中每一個(gè)單元由只利用DRAM和EEPROM優(yōu)點(diǎn)的一個(gè)晶體管構(gòu)成，結(jié)果改進(jìn)了集成度，又使數(shù)據(jù)編程/擦去次數(shù)不受限制。
為達(dá)到本發(fā)明的上述目的，提供一種半導(dǎo)體存儲器件，包含一個(gè)具有一個(gè)存儲電荷的浮動?xùn)烹姌O的半導(dǎo)體存儲單元，以及一個(gè)開關(guān)元件，用電荷使浮動?xùn)烹姌O充電與切換以便使充入浮動?xùn)烹姌O的電荷放電。
而且，為達(dá)到本發(fā)明的上述目的，還提供一種制造半導(dǎo)體存儲器件的方法，包含下列各步驟制備一個(gè)第一導(dǎo)電型的半導(dǎo)體襯底；在第一導(dǎo)電型半導(dǎo)體襯底上形成島狀場絕緣膜；在場氧化膜間縱向的第一導(dǎo)電型半導(dǎo)體襯底上形成第二導(dǎo)電型雜質(zhì)區(qū)；在包括場氧化膜的整個(gè)襯底表面形成第一柵絕緣膜；形成一浮動?xùn)烹姌O，以便在包括兩第二導(dǎo)電型雜質(zhì)區(qū)之間的場絕緣膜在內(nèi)的第一柵絕緣膜上，再制作第一導(dǎo)電型和第二導(dǎo)電型的雜質(zhì)區(qū)；在包括浮動?xùn)艠O的第一柵絕緣膜的整個(gè)表面上形成第二柵絕緣膜；在浮動?xùn)烹姌O垂直方向的兩場絕緣膜之間的第二柵絕緣膜上形成控制電極；以及形成穿過兩控制電極間晶體管的柵電極。
圖1是一種通用DRAM單元電路圖；圖2是說明該通用DRAM單元結(jié)構(gòu)的剖面圖；圖3是一種通用快速EEPROM單元電路圖；圖4是說明該通用快速EEPROM單元的剖面圖5是根據(jù)本發(fā)明的一種半導(dǎo)體存儲器件的電路圖；圖6是根據(jù)本發(fā)明第一實(shí)施例的一種半導(dǎo)體存儲器件布局圖；圖7是說明根據(jù)本發(fā)明的半導(dǎo)體存儲器件結(jié)構(gòu)，沿圖6的線A-A′得到的剖面圖；圖8是說明根據(jù)本發(fā)明的半導(dǎo)體存儲器件結(jié)構(gòu)，沿圖6的線B-B′得到的剖面圖；圖9是說明根據(jù)本發(fā)明的半導(dǎo)體存儲器件結(jié)構(gòu)，沿圖6的線C-C′得到的剖面圖；圖10是說明根據(jù)本發(fā)明的半導(dǎo)體存儲器件結(jié)構(gòu)，沿圖6的線D-D′得到的剖面圖；圖11a至11j是用以說明根據(jù)本發(fā)明的一種制造半導(dǎo)體存儲器件的方法，沿圖6的線A-A′得到的剖面圖；圖12a至12j是用以說明根據(jù)本發(fā)明的一種制造半導(dǎo)體存儲器件的方法，沿圖6的線B-B′得到的剖面圖；圖13a至13j是用以說明根據(jù)本發(fā)明的一種制造半導(dǎo)體存儲器件的方法，沿圖6的線C-C′得到的剖面圖；以及圖14a至14j是用以說明根據(jù)本發(fā)明的一種制造半導(dǎo)體存儲器件的方法，沿圖6的線D-D′得到的剖面圖。
下面，將參照附圖描述本發(fā)明的半導(dǎo)體存儲器件。
圖5是根據(jù)本發(fā)明的一種半導(dǎo)體存儲器件電路圖。圖6是根據(jù)本發(fā)明的第一實(shí)施例的一種半導(dǎo)體存儲器件布局圖。圖7是沿圖6的線A-A′得到的根據(jù)本發(fā)明的半導(dǎo)體存儲器件的剖面圖。圖8是沿圖6的線B-B′得到的，根據(jù)本發(fā)明的半導(dǎo)體存儲器件剖面圖。圖9是沿圖6的線C-C′得到的，根據(jù)本發(fā)明的半導(dǎo)體存儲器件剖面圖。圖10是沿圖6的線D-D′得到的，根據(jù)本發(fā)明的半導(dǎo)體存儲器件剖面圖。
首先，在根據(jù)本發(fā)明的半導(dǎo)體存儲器件的電路結(jié)構(gòu)中，配置多個(gè)具有一個(gè)浮動?xùn)?F，G)與一個(gè)控制柵(C，G)的存儲單元(疊層晶體管M11～Mn3用作數(shù)據(jù)存儲)。與用作數(shù)據(jù)存儲的疊層晶體管(M11～Mn3)對應(yīng)，還形成了傳輸晶體管Q11～Qn3，它進(jìn)行切換以便讓電荷向用作數(shù)據(jù)存儲的疊層晶體管(M11～Mn3)的各浮動?xùn)?F，G)充電和讓已充入的電荷放電，并完成單元的編程或擦除。
而且，在如上所述結(jié)構(gòu)的半導(dǎo)體存儲器件中，同行的用作數(shù)據(jù)存儲的每個(gè)疊層晶體管的控制柵(C，G)都與一條字線(W/L1～W/Ln)相連接。同列的用作數(shù)據(jù)存儲的每個(gè)疊層晶體管的漏極(D)和鄰近列用作數(shù)據(jù)存儲的每個(gè)疊層晶體管的源極(S)都與各自共用的位線(B/L1～B/L3)相連接。
而且，讀出放大器(SA)的一個(gè)輸入端與各自位線(B/L1～B/L3)連接。并且參考電壓施加于另一輸入端。每條位線(B/L1～B/L3)的末端則被浮置。
同行的每個(gè)傳輸晶體管(Q11～Qn2)都與一條柵極線(G/L1～G/Ln)連接。同列的各傳輸晶體管為串連連接。頂部漏極端被浮置。
具有這樣電路結(jié)構(gòu)的根據(jù)本發(fā)明一個(gè)實(shí)施的半導(dǎo)體存儲器件結(jié)構(gòu)示于圖6、圖7、圖8、圖9和圖10。
就是說，如圖6所示，將用作位線的多個(gè)高濃N-型雜質(zhì)區(qū)12以恒定距離隔開，沿一個(gè)方向形成在P-型硅襯底之中。在各自的高濃N-型雜質(zhì)區(qū)12之間的p-型硅襯底上，形成多個(gè)用于存貯電荷的浮動?xùn)虐雽?dǎo)體層(多晶硅)，以便與P-型硅襯底隔開。
另外，在襯底上，沿與浮動?xùn)虐雽?dǎo)體層13相垂直的方向，以恒定的距離間隔分開，形成多個(gè)用作字線(W/L)的控制電極14。在各自控制電極14之間的襯底上，還形成用以控制各個(gè)傳輸晶體管(M11～Mn2)的多個(gè)傳輸柵電極15。
在這里，以高濃N-型雜質(zhì)層(N+)形式，形成控制電極14下的各個(gè)浮動?xùn)虐雽?dǎo)體層13。以P-型雜質(zhì)層(P)形式，形成傳輸柵電極15下的各個(gè)浮動?xùn)虐雽?dǎo)體層13。
另外，在傳輸柵電極15與浮動?xùn)虐雽?dǎo)體層13交叉部分下的硅襯底中，形成具有島狀的場氧化膜16。
將更詳細(xì)地描述具有上述布局的本發(fā)明的半導(dǎo)體存儲器件，如下首先，圖6中的控制電極剖面表示在圖7中。
在P-型硅襯底11中，形成將用作位線的以恒定距離隔開的高濃N-型雜質(zhì)區(qū)12。
在整個(gè)P-型硅襯底11表面，形成第一柵絕緣膜17。在各高濃N-型雜質(zhì)區(qū)12間的第一柵絕緣膜17上，形成浮動?xùn)虐雽?dǎo)體層1 3。
在包括浮動?xùn)虐雽?dǎo)體層13的整個(gè)P-型硅襯底11表面，形成第二柵絕緣膜18。在第二柵絕緣膜18上，形成控制電極14。
另外，圖6中的傳輸柵電極方向的剖面表示在圖8中。
在P-型硅襯底11，形成將用作位線的以恒定距離隔開的高濃N-型雜質(zhì)區(qū)12。
在P-型硅襯底11中，于每個(gè)浮動?xùn)虐雽?dǎo)體層13與每個(gè)傳輸柵電極交叉的部分上，形成一島狀場氧化膜16。在整個(gè)P-型硅襯底11表面上，形成第一柵絕緣膜17。在各高濃N-型雜質(zhì)區(qū)12之間的第一柵絕緣膜17上，形成浮動?xùn)虐雽?dǎo)體層13。
第二柵絕緣膜18形成在包括浮動?xùn)虐雽?dǎo)體層13的整個(gè)P-型硅襯底11表面。一傳輸柵電極15又形成在第二柵絕緣膜18上。
另外，在圖6中的浮動?xùn)虐雽?dǎo)體層方向的剖面表示在圖9中。
島形場氧化膜16形成在P-型硅襯底11中的浮動?xùn)虐雽?dǎo)體層與傳輸柵電極交叉處。第一柵絕緣膜17則形成在P-型硅襯底11的整個(gè)表面上。
浮動?xùn)虐雽?dǎo)體層13形成在第一柵絕緣膜17上。第二柵絕緣膜18形成在包括浮動?xùn)虐雽?dǎo)體層13的整個(gè)P-型硅襯底11表面上。
多個(gè)控制電極14，以恒定距離隔開，形成在第二絕緣膜18上。多個(gè)傳輸柵電極15形成在各控制電極14間的第二柵絕緣膜18上，以便由控制電極14和絕緣膜29和27隔開。
另外，在圖6中的高濃N-型雜質(zhì)區(qū)方向的剖面表示在圖10中。
在P-型硅襯底11之中形成高濃N-型雜質(zhì)區(qū)12，它將用作位線。
在整個(gè)P-型硅襯底11表面上形成第一柵絕緣膜17和第二柵絕緣膜18。在第二柵絕緣膜18上形成多個(gè)控制電極14，并以恒定距離分開。在各控制電極14之間的第二柵絕緣膜18上，形成被控制電極14和絕緣膜19隔開的多個(gè)傳輸電極15。
下面將描述制造具有上述結(jié)構(gòu)的本發(fā)明半導(dǎo)體存儲器件的方法。
圖11a至11j是用以說明制造根據(jù)本發(fā)明的半導(dǎo)體存儲器件方法的沿圖6線A-A′獲得的剖面圖。圖12a至12j是用以說明制造根據(jù)本發(fā)明的半導(dǎo)體存儲器件方法的沿圖6線B-B′獲得的剖面圖。圖13a至13j是用以說明制造根據(jù)本發(fā)明的半導(dǎo)體存儲器件方法的沿圖6線C-C′獲得的剖面圖。圖14a至14j是用以說明制造根據(jù)本發(fā)明的半導(dǎo)體存儲器件方法的沿圖6線D-D′獲得的剖面圖。
首先，如圖11a、圖12a、圖13a和圖14a所示，在一P型硅襯底11上，順次形成緩沖氧化膜20、氮化物膜21和第一抗蝕劑膜22。通過曝光和顯影工藝，確定島狀場區(qū)，借此選擇性地除去該場區(qū)的氮化物膜21。
如圖11b、圖12b、圖13b和圖14b所示，對P-型硅襯底11進(jìn)行熱氧化，于是形成場區(qū)中的場氧化膜16。然后，除去第一抗蝕劑膜22、氮化物21和氧化膜20。
在此處，可以通過注入P-型離子形成溝道隔離區(qū)，而不用場氧化膜16。
如圖11c、圖12c、圖13c和圖14c所示，淀積第二抗蝕劑膜23。通過曝光和顯影工藝，確定位線區(qū)，把它以恒定距離隔開。以高濃N-型離子注入P-型硅襯底11，從而形成高濃N-型雜質(zhì)區(qū)12。
此時(shí)，在形成了高濃N-型雜質(zhì)區(qū)12的部分之上，形成氧化膜20a。
如圖11d、圖12d、圖13d和圖14d所示，除去第二抗蝕劑膜23。在包括場氧化膜16在內(nèi)的整個(gè)P-型硅襯底11表面上，淀積第一柵絕緣膜(氧化膜)17，厚度約70～200A。
如圖11e、圖12e、圖13e和圖14e所示，在第一柵絕緣膜17上，順次淀積P-型多晶硅層13a和第三抗蝕劑膜24。通過曝光和顯影工藝，第三抗蝕劑膜被刻成圖形，結(jié)果是在控制電極14與浮動?xùn)虐雽?dǎo)體層13交叉處，露出P-型多晶體層13a。
接著，利用刻成了圖形的第三抗蝕劑膜24作為掩模，把N-型雜質(zhì)離子注入裸露的P-型多晶硅層13a。
其時(shí)，P-型多晶硅層13a的P-型雜質(zhì)濃度約為1015～1018原子/cm3。N-型雜質(zhì)離子注入濃度約為1018～1021原子/cm3。
如圖11f、圖12f、圖13f和圖14f所示，除去第三抗蝕劑膜24。然后，在P-型多晶硅層13a上再淀積第四抗蝕劑膜25。通過曝光和顯影工藝，確定浮動?xùn)艆^(qū)。選擇性地除去P-型多晶硅層13a，從而在各高濃N-型雜質(zhì)區(qū)12之間的第一柵絕緣膜17上，形成浮動?xùn)虐雽?dǎo)體層13。
在這里，對改變圖11、圖12、圖13和圖14的(e)與(f)的工藝處理過程無關(guān)緊要。
這就是，選擇性地淀積和除去P-型多晶硅層13a，從而形成浮動?xùn)虐雽?dǎo)體層13。接著，把N-型雜質(zhì)離子選擇性地注入浮動?xùn)虐雽?dǎo)體層13與控制電極14交叉的部分上。
如圖11g、圖12g、圖13g和圖14g所示，把第二柵絕緣膜18淀積到包括浮動?xùn)虐雽?dǎo)體層13的整個(gè)第一柵絕緣膜17的表面上。接著，依次淀積第一N-型多晶硅層14a、頂蓋絕緣膜29(氧化膜或氮化物膜)及第四抗蝕膜26。
其時(shí)，和第二柵絕緣膜18同樣，也可以用氧化膜。換個(gè)方法，還可用氮化膜/氧化膜疊層的結(jié)構(gòu)或者氧化膜/氮化膜/氧化膜結(jié)構(gòu)。第一N-型多晶硅層14a的N-型雜質(zhì)濃度約為1018～1021原子/cm3。
如圖11h、圖12h、圖13h和圖14h所示，通過曝光和顯影工藝，確定控制電極區(qū)。接著，選擇性除去頂蓋絕緣膜29和第一N-型多晶硅層14a，從而形成控制電極14。
在這里，可以使用金屬，而不采用第一N-型多晶硅層14a。
如圖11i、圖12i、圖13i和圖14i所示，在包括控制電極14的整個(gè)第二柵絕緣膜18表面上淀積絕緣膜并進(jìn)行深腐蝕，從而在控制電極14的側(cè)壁形成絕緣側(cè)壁27。
此時(shí)，除去大部分裸露的第二柵絕緣膜18。
如圖11j、圖12j、圖13j和圖14j所示，在包括控制電極14的第一柵絕緣膜18上，淀積第三柵絕緣膜19、高濃度第二N-型多晶硅層15a和第五抗蝕劑膜28。
接著，通過曝光和顯影工藝，確定傳輸柵區(qū)。選擇性除去第二N-型多晶硅層15a，從而形成傳輸柵電極15。
在這里，可以用金屬作為構(gòu)成傳輸電極15的材料。
下面將描述如上所述制造的本發(fā)明半導(dǎo)體器件的操作。
首先，下面將描述在各個(gè)單元中記錄數(shù)據(jù)的方法。
當(dāng)記錄數(shù)據(jù)時(shí)，給該襯底施加2～10V電壓。使所有的控制電極14浮動，而使相應(yīng)的位線接地。
給所有的傳輸晶體管(Q11～Qn2)柵電極施加5V電壓，從而使所有傳輸晶體管導(dǎo)通。
將與要被記錄在最低的行(n)存儲單元中的數(shù)據(jù)相應(yīng)的電壓施加于傳輸晶體管的源極端。
若我們要記錄數(shù)據(jù)“1”，就把“-3V”施加于相對應(yīng)的傳輸晶體管的源極端。
若要記錄數(shù)據(jù)“0”，就把“OV”施加于相對應(yīng)傳輸晶體管的源極端。
所以，同時(shí)把數(shù)據(jù)記錄在一個(gè)行的存儲單元中。
如果在如上所述的最低的行(n)單元中記錄該數(shù)據(jù)，就把OV施加于每列最低行(n)傳輸晶體管的柵電極?；蛘?，使柵電極浮置。于是，使最低行(n)傳輸晶體管導(dǎo)通。
另外，根據(jù)將被記錄在前一行(n-1)存儲單元的數(shù)據(jù)，通過如上所述的方法，把一個(gè)電壓加到相應(yīng)傳輸晶體管的源極端。
采用上述方法，把一個(gè)數(shù)據(jù)記錄在所有的單元中，并使所有傳輸晶體管導(dǎo)通。
在另一個(gè)實(shí)施例中，當(dāng)記錄數(shù)據(jù)時(shí)，把-2～-7V電壓施加于相對應(yīng)的位線上，并使襯底接地。于是，可以通過上述方法記錄數(shù)據(jù)。
同時(shí)，下面將描述讀出如上所述記錄數(shù)據(jù)的方法。
如果假設(shè)我們要讀出圖5中用作數(shù)據(jù)存儲的疊層晶體管(M22)的數(shù)據(jù)，則應(yīng)在全部傳輸晶體管(Q11～Qn2)都導(dǎo)通的狀態(tài)下，用2V使第二位線(B/L2)預(yù)充電。第三位線(B/L3)接地，而且要把與施加于位線(B/L2)的相同電壓，施加于第一位線(B/L1)。換句話說，就是使第一位線(B/L1)浮置。
將一個(gè)電壓施加于要求進(jìn)行讀出的存儲單元的字線(W/L2)，于是，就可通過讀出放大器(SA)，讀出數(shù)據(jù)。
如果要把數(shù)據(jù)“1”記錄在用于數(shù)據(jù)存儲的疊層晶體管(M22)之中，由于單元的源區(qū)和漏區(qū)之間沒有形成溝道，所以，就可以通過讀出放大器，檢測出施加于第一位線上的2V電壓，并被顯示。于是，就讀出了該數(shù)據(jù)“1”。
而且，在用作數(shù)據(jù)存儲的疊層晶體管(M22)中，記錄數(shù)據(jù)“0”的情況下，由于該疊層晶體管(M22)的源區(qū)和漏區(qū)之間形成了溝道，使施加于第二位線的2V電壓傳遞到第三位線。于是，讀出放大器(SA)就讀出了該數(shù)據(jù)“0”。
在這里，即使數(shù)據(jù)“1”或“0”被記錄在用作數(shù)據(jù)存儲的疊層晶體管(M12)中，該疊層晶體管(M12)的源區(qū)和漏區(qū)之間也不會形成溝道，因?yàn)榈谝晃痪€(B/L1)是浮置的。因而，讀出數(shù)據(jù)是沒有疑問的。
除這樣的方法外，根據(jù)指定條件，還可用幾種方法記錄和讀出數(shù)據(jù)。
根據(jù)如上所述的本發(fā)明的半導(dǎo)體存儲器件具有下述的效果。
第一，本發(fā)明如同常用快速EEPROM一樣，利用疊層晶體管作為存儲元件，可是，不同于常用快速EEPROM結(jié)構(gòu)，而采用傳輸晶體管進(jìn)行單元編程或擦去，以便電子向疊層晶體管的浮動?xùn)懦潆?，或使浮動?xùn)胖幸殉淙氲碾娮臃烹姟Ｓ捎谠跂沤^緣膜內(nèi)不發(fā)生電子俘獲現(xiàn)象，使數(shù)據(jù)的編程或擦去不受限制。因此，本發(fā)明可被用于將來的DRAM。
第二，電容在常用DRAM中作為存儲元件。相反，本發(fā)明卻不用電容器。因而，與DRAM相比較，可以縮小單位單元面積，從而提高集成度。
第三，常用DRAM中，為了在單位面積內(nèi)獲得大電容，因而要形成有溝槽或冠狀的電容器，使工藝過程復(fù)雜。然而，在本發(fā)明中不采用電容器，因此簡化了工藝過程。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，其中的一個(gè)單位單元由一個(gè)存儲單元和一個(gè)開關(guān)元件組成，該存儲單元具有存儲電荷的浮動?xùn)烹姌O，而該開關(guān)元件以所述電荷向所述浮動?xùn)烹姌O充電和切換，以便使已充入所述浮動?xùn)烹姌O的所述電荷放電。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中所述存儲單元由以下所列組成所述浮動?xùn)烹姌O存儲所述電荷；一個(gè)控制電極控制所述浮動?xùn)烹姌O的所述電荷的充電和放電；以及一條位線，用以讀出存入所述浮動?xùn)烹姌O中的數(shù)據(jù)。
3.根據(jù)權(quán)利要求2的半導(dǎo)體存儲器件，其中在所述存儲單元中形成兩條位線，并且讀出放大器與各自位線連接。
4.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中所述開關(guān)元件由一個(gè)MOS晶體管形成。
5.一種半導(dǎo)體存儲器件包括多個(gè)存儲單元，所述存儲單元具有一個(gè)浮動?xùn)艠O和一個(gè)控制柵極且以陣列型式排列；多個(gè)開關(guān)元件，所述開關(guān)元件以電荷向各自存儲單元的所述浮動?xùn)懦潆姾颓袚Q以便使所述已充入的電荷放電；多條字線與同行的每個(gè)存儲單元的所述控制柵連接；多條位線與同列的每個(gè)存儲單元的一個(gè)漏極和相鄰列的每個(gè)存儲單元的一個(gè)源極連接在一起；以及多個(gè)讀出放大器與各自位線連接。
6.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器件，其中所述位線的一個(gè)末端是浮置的。
7.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器件，其中同一行的各個(gè)開關(guān)元件都與一條柵線連接，同一列的各個(gè)開關(guān)元件串聯(lián)連接。
8.根據(jù)權(quán)利要求7的半導(dǎo)體存儲器件，其中各個(gè)列的所述開關(guān)元件的漏端是浮置的。
9.一種半導(dǎo)體存儲器件包括一塊半導(dǎo)體襯底；沿一個(gè)方向以一種恒定距離隔開，在所述半導(dǎo)體襯底上形成多個(gè)雜質(zhì)區(qū)；在所述雜質(zhì)區(qū)之間的所述半導(dǎo)體襯底上形成多個(gè)浮動?xùn)烹姌O，以存儲電荷；在各浮動?xùn)烹姌O和所述半導(dǎo)體襯底上以恒定距離隔開，并在相對于所述浮動?xùn)烹姌O成垂直的方向上，形成多個(gè)控制電極；以及在各浮動?xùn)烹姌O和所述半導(dǎo)體襯底上以固定距離隔開，并在所述相應(yīng)控制電極之間，形成各個(gè)傳輸晶體管。
10.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器件，其中所述半導(dǎo)體襯底由第一導(dǎo)電型形成，所述雜質(zhì)區(qū)由第二導(dǎo)電型形成。
11.根據(jù)權(quán)利要求10的半導(dǎo)體存儲器件，其中所述半導(dǎo)體襯底由P-型形成，所述雜質(zhì)區(qū)由N-型形成。
12.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器件，其中在所述控制電極下的所述浮動?xùn)烹姌O由第二導(dǎo)電型形成，在所述傳輸晶體管下的浮動?xùn)烹姌O則由第一導(dǎo)電型形成。
13.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器件，其中在所述控制電極下的所述浮動?xùn)烹姌O由N-型形成， 在所述傳輸晶體管下的所述浮動?xùn)烹姌O則由P-型形成。
14.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器件， 其中所述傳輸晶體管形成在所述控制電極之間的各浮動?xùn)烹姌O和所述半導(dǎo)體襯底上，并且在所述傳輸晶體管的所述柵電極兩側(cè)的所述浮動?xùn)烹姌O則用作源區(qū)的漏區(qū)。
15.根據(jù)權(quán)利要求14的半導(dǎo)體存儲器件，其中場絕緣膜形成在所述半導(dǎo)體襯底上，位于所述傳輸晶體管與所述浮動?xùn)烹姌O交叉處。
16.根據(jù)權(quán)利要求15的半導(dǎo)體存儲器件，其中形成溝道隔離雜質(zhì)區(qū)，以替代所述場絕緣膜。
17.根據(jù)權(quán)利要求13的半導(dǎo)體存儲器件，其中所述浮動?xùn)烹姌O由多晶硅形成。
18.根據(jù)權(quán)利要求13的半導(dǎo)體存儲器件，其中所述控制電極由摻入雜質(zhì)的多晶硅形成。
19.根據(jù)權(quán)利要求13的半導(dǎo)體存儲器件，其中所述控制電極由金屬形成。
20.根據(jù)權(quán)利要求14的半導(dǎo)體存儲器件，其中所述傳輸晶體管的所述柵電極由摻入雜質(zhì)的多晶硅形成。
21.根據(jù)權(quán)利要求14的半導(dǎo)體存儲器件，其中所述傳輸晶體管的所述柵電極由金屬形成。
22.根據(jù)權(quán)利要求13的半導(dǎo)體存儲器件，其中所述存儲單元由所述控制電極、在所述控制電極下的所述浮動?xùn)烹姌O以及在所述浮動?xùn)烹姌O兩側(cè)的所述雜質(zhì)區(qū)組成。
23.一種半導(dǎo)體存儲器件包括一塊半導(dǎo)體襯底；一種島狀場絕緣膜，所述場絕緣膜形成在所述半導(dǎo)體襯底上；一橫跨各場絕緣膜和所述半導(dǎo)體襯底所形成的，并且與所述半導(dǎo)體襯底絕緣的浮動?xùn)烹姌O；一個(gè)在所述場絕緣膜上側(cè)的所述浮動?xùn)烹姌O上形成的傳輸晶體管；以及一形成的控制電極，為兩個(gè)所述傳輸晶體管所隔開。
24.根據(jù)權(quán)利要求23的半導(dǎo)體存儲器件，其中所述傳輸晶體管的柵電極形成在所述場絕緣膜上側(cè)的所述浮動?xùn)烹姌O上，以便與所述浮動?xùn)烹姌O絕緣，以及所述柵電極兩側(cè)的所述浮動?xùn)烹姌O還用作源區(qū)和漏區(qū)。
25.一種制造半導(dǎo)體存儲器件的方法，包括下列各步驟制備一塊第一導(dǎo)電型半導(dǎo)體襯底；在所述第一導(dǎo)電型的所述半導(dǎo)體襯底上形成島狀場絕緣膜；在所述第一導(dǎo)電型的所述半導(dǎo)體襯底上，沿所述場絕緣膜間的列方向形成第二導(dǎo)電型的雜質(zhì)區(qū)；在包括所述場絕緣膜在內(nèi)的整個(gè)所述襯底表面形成第一柵絕緣膜；在所述第二導(dǎo)電型的所述雜質(zhì)區(qū)之間的包括所述場絕緣膜在內(nèi)的所述第一柵絕緣膜上形成浮動?xùn)烹姌O，以便重復(fù)制作所述第一導(dǎo)電型與第二導(dǎo)電型雜質(zhì)區(qū)；在包括所述浮動?xùn)烹姌O在內(nèi)的整個(gè)所述第一柵絕緣膜表面上形成第二柵絕緣膜；在所述場絕緣膜間的所述第二柵絕緣膜上，沿與所述浮動?xùn)烹姌O垂直的方向，形成控制電極；以及在所述控制電極之間形成一個(gè)傳輸晶體管的一個(gè)柵電極。
26.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中形成所述場絕緣膜的方法包括各步驟在所述第一導(dǎo)電型的所述半導(dǎo)體襯底上，淀積一緩沖氧化膜、一氮化物膜和抗蝕劑膜；通過曝光和顯影工藝，確定一島狀的場區(qū)，從而選擇性除去所述場區(qū)的所述氮化物膜；熱氧化所述第一導(dǎo)電型的所述硅襯底，以形成一在場區(qū)上的場氧化膜；以及除去所述抗蝕劑膜、所述氮化物膜和所述緩沖膜。
27.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中進(jìn)行第一導(dǎo)電型離子注入以形成溝道隔離區(qū)，來代替使用所述場絕緣膜。
28.根據(jù)權(quán)利要求27的制造半導(dǎo)體存儲器件的方法，其中形成所述場隔離區(qū)的方法包括下列各步驟在所述第一導(dǎo)電型的所述半導(dǎo)體襯底上，淀積一抗蝕劑膜；通過曝光和顯影確定島狀場區(qū)，從而選擇性地露出所述第一導(dǎo)電型的所述半導(dǎo)體襯底；在所述第一導(dǎo)電型的所述裸露的半導(dǎo)體襯底上注入第一導(dǎo)電型雜質(zhì)離子，從而形成溝道隔離區(qū)；以及除去所述抗蝕劑膜。
29.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中所形成的所述第一柵絕緣膜的厚度為70～200
30.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中所述第二導(dǎo)電型的所述雜質(zhì)區(qū)的雜質(zhì)濃度為1018～1021原子/cm3。
31.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中形成所述浮動?xùn)烹姌O的方法包括下列各步驟在所述第一柵絕緣膜上，順次淀積所述第一導(dǎo)電型的一半導(dǎo)體層和一抗蝕劑膜；通過曝光和顯影工藝，露出除所述場絕緣膜上側(cè)外的一部分所述第一導(dǎo)電型半導(dǎo)體層；再將所述第二導(dǎo)電型的一種雜質(zhì)離子注入裸露的所述第一導(dǎo)電型的半導(dǎo)體襯底；及通過一種光刻工藝，除去所述抗蝕劑膜和刻成圖形，結(jié)果是只在所述第二導(dǎo)電型的所述雜質(zhì)區(qū)之間的所述第一柵絕緣膜上，留下注入了所述離子的所述第一導(dǎo)電型半導(dǎo)體層。
32.根據(jù)權(quán)利要求31的制造半導(dǎo)體存儲器件的方法，其中所述第一導(dǎo)電型的所述半導(dǎo)體層由P-型多晶硅形成。
33.根據(jù)權(quán)利要求31的制造半導(dǎo)體存儲器件的方法，其中所述第一導(dǎo)電型的所述半導(dǎo)體層的雜質(zhì)濃度為1015～1018原子/cm3。
34.根據(jù)權(quán)利要求31的制造半導(dǎo)體存儲器件的方法，其中所述第二導(dǎo)電型雜質(zhì)離子的濃度為1018～1021原子/cm3。
35.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中形成一種浮動?xùn)烹姌O的方法包括下列各步驟在所述第一柵絕緣膜上，淀積一所述第一導(dǎo)電型的半導(dǎo)體層；將所述第一導(dǎo)電型的所述半導(dǎo)體層刻成圖形，使得僅在所述第二導(dǎo)電型雜質(zhì)區(qū)之間的所述第一柵絕緣膜上留下；以及在所述已刻成圖形的在所述場絕緣膜之間的那部分第一導(dǎo)電型半導(dǎo)體層內(nèi)，選擇性地注入所述第二導(dǎo)電型的一種雜質(zhì)離子。
36.根據(jù)權(quán)利要求35的制造半導(dǎo)體存儲器件的方法，其中所述第一導(dǎo)電型的所述半導(dǎo)體層由P-型多晶體形成。
37.根據(jù)權(quán)利要求35的制造半導(dǎo)體存儲器件的方法，其中所述第一導(dǎo)電型的所述半導(dǎo)體層的雜質(zhì)濃度為1015～1018原子/cm3。
38.根據(jù)權(quán)利要求35的制造半導(dǎo)體存儲器件的方法，其中所述第二導(dǎo)電型雜質(zhì)離子的雜質(zhì)濃度為1018～1021/cm3。
39.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中第二柵絕緣膜由一層氧化層、一種氮化物膜/氧化膜疊層結(jié)構(gòu)、或一種氧化膜/氮化物膜/氧化膜疊層結(jié)構(gòu)所形成。
40.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中形成所述控制電極的方法包括下列各步驟在所述第二柵絕緣膜上，順次形成一所述第二導(dǎo)電型半導(dǎo)體層和一頂蓋絕緣膜；選擇性地除去所述頂蓋絕緣膜和所述第二導(dǎo)電型的所述半導(dǎo)體層，結(jié)果是沿相對于所述浮動?xùn)烹姌O的垂直方向，在所述場絕緣膜之間的被留下；以及在所述頂蓋絕緣膜和所述第二導(dǎo)電型半導(dǎo)體層的側(cè)壁上，形成一絕緣側(cè)壁。
41.根據(jù)權(quán)利要求40的制造半導(dǎo)體存儲器件的方法，其中所述第二導(dǎo)電型的所述半導(dǎo)體層由N-型多晶硅形成。
42.根據(jù)權(quán)利要求41的制造半導(dǎo)體存儲器件的方法，其中所述N-型多晶硅的雜質(zhì)濃度為1018～1021原子/cm3。
43.根據(jù)權(quán)利要求40的制造半導(dǎo)體存儲器件的方法，其中用一種金屬代替所述第二導(dǎo)電型的所述半導(dǎo)體層。
44.根據(jù)權(quán)利要求25的制造半導(dǎo)體存儲器件的方法，其中所述傳輸晶體管的柵電極由所述第二導(dǎo)電型半導(dǎo)體層形成。
45.根據(jù)權(quán)利要求44的制造半導(dǎo)體存儲器件的方法，其中所述第二導(dǎo)電型的所述半導(dǎo)體層由N-型多晶硅形成。
46.根據(jù)權(quán)利要求45的制造半導(dǎo)體存儲器件的方法，其中所述N-型多晶硅的雜質(zhì)濃度為1018～1021原子/cm3。
47.根據(jù)權(quán)利要求44的制造半導(dǎo)體存儲器件的方法，其中用一種金屬代替所述第二導(dǎo)電型的所述半導(dǎo)電層。
全文摘要
一種含存儲單元和開關(guān)元件的半導(dǎo)體存儲器件，及制造該器件的方法制備第一導(dǎo)電型半導(dǎo)體襯底；在其上形成場絕緣膜；沿該膜間列方向在襯底上形成第二導(dǎo)電型雜質(zhì)區(qū)；在襯底上形成第一柵絕緣膜；在第二導(dǎo)電型雜質(zhì)區(qū)間含場絕緣膜的第一柵絕緣膜上形成浮動?xùn)烹姌O以重復(fù)制作第一導(dǎo)電型和第二導(dǎo)電型雜質(zhì)區(qū)；在第一柵絕緣膜上形成第二柵絕緣膜；沿與浮動?xùn)烹姌O垂直方向場絕緣膜間第二柵絕緣膜上形成控制電極；在控制電極間，形成傳輸晶體管的柵電極。
文檔編號H01L29/792GK1147674SQ9610864
公開日1997年4月16日 申請日期1996年6月26日 優(yōu)先權(quán)日1995年10月5日
發(fā)明者樸根亨 申請人:Lg半導(dǎo)體株式會社