專利名稱：具有優(yōu)良面積利用率的電容元件的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到面積利用率優(yōu)良的電容元件的結(jié)構(gòu)，尤其是涉及到其占據(jù)的面積已被縮小了的適用于動態(tài)類型半導(dǎo)體存儲器件的電容元件以及這種電容元件的使用。
在個人計算機(jī)之類的采用DRAM(動態(tài)半導(dǎo)體存儲器)的實(shí)用產(chǎn)品中，力圖提高運(yùn)行速度和信號的位數(shù)，以便高速處理信息。為了滿足實(shí)用產(chǎn)品的這種要求，對實(shí)用產(chǎn)品中用作主存儲器件的DRAM之類也提出了提高運(yùn)行速度和I/O數(shù)(數(shù)據(jù)輸入/輸出位數(shù)(輸入/輸出節(jié)點(diǎn)數(shù))的要求。
高速運(yùn)行導(dǎo)致DRAM中信號線的高速充電與放電。此外，I/O數(shù)的增大導(dǎo)致同時工作的輸入/輸出緩沖電路數(shù)目的增大，從而增大了來自電源線的充電電流和到地線的放電電流。其結(jié)果是DRAM芯片電源線和地線上的電壓噪音變得很重要，從而使決定器件內(nèi)部電路的穩(wěn)定工作電壓范圍的運(yùn)行裕度降低，DRAM的穩(wěn)定運(yùn)行變難。例如，當(dāng)電源電壓為5V而電壓噪音為0.5V時，器件以4.5V的電源電壓穩(wěn)定地工作。但若在相同條件下電壓噪音高達(dá)1.0V而電源電壓為5V，則由于電壓噪音，電路就工作于4.0V。因此，若電源電壓不足5V，由于電壓噪音而使內(nèi)部電路的穩(wěn)定工作無法保證。
特別是在16兆位及其以上的DRAM中，通常設(shè)置了一個內(nèi)部電源電路來對外電源電壓進(jìn)行降壓并產(chǎn)生一個內(nèi)部電源電壓。在這種內(nèi)部電源電路中，在外電源節(jié)點(diǎn)和內(nèi)電源線之間設(shè)置了一個MOS晶體管(絕緣柵型場效應(yīng)晶體管)。此MOS晶體管的柵電位根據(jù)內(nèi)部電源線上的電壓水平來調(diào)整，從外電源節(jié)點(diǎn)流到內(nèi)電源線的電流量也被調(diào)整，從而產(chǎn)生一個所需電壓水平的內(nèi)電源電壓。
當(dāng)內(nèi)部電路工作且充電電流從內(nèi)電源線流向內(nèi)部電路時，充電電流從外電源節(jié)點(diǎn)經(jīng)由MOS晶體管而饋送。此MOS晶體管伴隨有溝道電阻。比起不帶有這種內(nèi)部電源電路的器件來，這種器件的內(nèi)電源線阻抗由于溝道電阻而變得更高，且產(chǎn)生充電電流時由于阻抗分量而使內(nèi)電源線上的電壓降幅更大(此幅度由阻抗分量Z與充電電流I的乘積給出)。其結(jié)果是電壓噪音增大且由于電壓噪音更為突出而使工作裕度減小。
為了抑制電壓噪音對電源線和地線的這種影響，如圖38所示，在電源線1000和地線1002之間設(shè)置了一個去耦電容器1004。去耦電容器1004位于靠近內(nèi)部電路1006處，1006的二個工作電源電壓為電源線1000上的電源電壓VCC和地線1002上的地電壓VSS。
當(dāng)內(nèi)部電路1006工作且電流經(jīng)由電源線1000流向較低的電源電壓VCC時，從去耦電容器1004由其上積累的電荷向內(nèi)部電路1006饋送一個電流Ia，并補(bǔ)償內(nèi)部電路1006所消耗的電流。其結(jié)果是抑制了電源線1000上電源電壓VCC的起伏。
當(dāng)?shù)鼐€1002上地電壓VSS的電壓水平由于內(nèi)部電路1006工作過程中的放電電流而上升時，去耦電容器1004從內(nèi)部電路1006吸收放電電流Ib，從而抑制了地線1002上地電壓VSS的起伏。
由圖38所示去耦電容器1004饋出或吸收的電流Ia或Ib取決于其中所積累的電荷數(shù)量。因此，電容較大的去耦電容器1004可提供對電壓噪音更大的抑制作用(這可由下列關(guān)系證明，即Q＝CV，其中Q表示積累的電荷量，C表示靜電電容，V表示加于電容器的電壓)。
由于電容器的電容值通常正比于電極的表面面積，故較大的去耦電容器電容值導(dǎo)致電容器所占據(jù)的面積更大，因此芯片面積也更大，從而增加了芯片的成本。
而且，半導(dǎo)體器件中常常使用一個用來使預(yù)定內(nèi)部節(jié)點(diǎn)電壓保持穩(wěn)定的穩(wěn)定電容器和一個用來產(chǎn)生預(yù)定水平電壓的電荷激勵電容器。在DRAM中采用這種電荷激勵電容器的電路包含一個用來產(chǎn)生傳送到選定字線的高電壓VPP的電荷激勵電路和一個用來產(chǎn)生加至存儲單元陣列襯底區(qū)以偏置襯底的負(fù)電壓Vbb的電荷激勵電路。這些電容器也需要具有大的電容值以充分實(shí)現(xiàn)其功能。因此，同去耦電容器相似，這些電容器電容值的增大也由于占據(jù)面積的增加而導(dǎo)致芯片成本的不期望的增加。
日本專利2-276088公開了一種結(jié)構(gòu)，其中具有串聯(lián)連接的與DRAM存儲單元電容器結(jié)構(gòu)相同的電容器且用作電容元件。但此現(xiàn)有技術(shù)的目的是降低伴隨電容器的寄生電容，并未考慮提高電容器的面積利用率。
本發(fā)明的一個目的是提供一種半導(dǎo)體器件，它包含具有優(yōu)良面積利用率的電容元件。
本發(fā)明的另一目的是實(shí)現(xiàn)一種適用于DRAM的具有優(yōu)良面積利用率的電容元件的結(jié)構(gòu)。
本發(fā)明的又一目的是提供一種具有優(yōu)良面積利用率的適用于含有帶疊層電容器的存儲單元的DRAM的電容元件。
根據(jù)本發(fā)明的半導(dǎo)體器件的電容元件包含多個安排在第一導(dǎo)電類型的半導(dǎo)體襯底區(qū)表面處且相互分隔開的第一導(dǎo)電類型的第一雜質(zhì)區(qū)；多個第一導(dǎo)電層，每個第一導(dǎo)電層電連接于多個第一雜質(zhì)區(qū)中的一個預(yù)定的第一雜質(zhì)區(qū)，這些第一導(dǎo)電層形成在半導(dǎo)體襯底區(qū)的表面上，有規(guī)定的形狀，且安排成與其它導(dǎo)電層相隔離，并分成每個至少有一個導(dǎo)電層的第一和第二組；安排成面對第一組中第一導(dǎo)電層并以第一隔離膜插入二者之間的第二導(dǎo)電層；以及安排成面對第二組中第一導(dǎo)電層并以第二隔離膜插入二者之間且同第二導(dǎo)電層相隔離的第三導(dǎo)電層。第二導(dǎo)電層和襯底區(qū)之中的一個用作電容元件的一個電極節(jié)點(diǎn)，而第三導(dǎo)電層和襯底區(qū)之中的一個用作另一電極節(jié)點(diǎn)。當(dāng)襯底區(qū)用作電容元件的上述那些相互的電極節(jié)點(diǎn)時，襯底區(qū)被分成二個區(qū)域。多個電容器并聯(lián)連接，從而可在小的面積中獲得大電容的電容器。
結(jié)合附圖對本發(fā)明進(jìn)行的下列詳細(xì)描述，將使本發(fā)明的上述和其它的目的、特點(diǎn)、情況和優(yōu)點(diǎn)變得更為明顯。


圖1示意性地給出了采用本發(fā)明的半導(dǎo)體存儲器件陣列部分的結(jié)構(gòu)。
圖2是表明圖1半導(dǎo)體存儲器件工作的信號波形圖。
圖3示出了DRAM單元電容器和普通MOS電容器電容值之間的關(guān)系。
圖4示意性地給出了使用本發(fā)明的半導(dǎo)體器件中存儲單元的剖面結(jié)構(gòu)。
圖5示意性地給出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖6的平面圖示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的版圖。
圖7A示出了配備有一個電容元件的電容器，而圖7B示出了根據(jù)本發(fā)明第一實(shí)施例的電容器的等效電路。
圖8示意性地給出了根據(jù)本發(fā)明的半導(dǎo)體器件的總體布局。
圖9A示出了外圍電路中的柵結(jié)構(gòu)，而圖9B示出了邏輯柵的等效電路。
圖10示意性地給出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖11示出了圖10所示半導(dǎo)體器件的等效電路。
圖12-14分別示意性地給出了根據(jù)本發(fā)明第三至第五實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖15示出了圖14所示半導(dǎo)體器件的等效電路。
圖16-18示意性地給出了根據(jù)本發(fā)明第六至第八實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖19示出了圖18所示半導(dǎo)體器件的等效電路。
圖20和21分別示意性地給出了根據(jù)本發(fā)明第九和第十實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖22示意性地給出了根據(jù)本發(fā)明第11實(shí)施例的半導(dǎo)體器件的電容元件的結(jié)構(gòu)。
圖23示出了根據(jù)本發(fā)明第11實(shí)施例的半導(dǎo)體器件的等效電路。
圖24A和24B示出了根據(jù)本發(fā)明第11實(shí)施例的半導(dǎo)體器件的等效電路。
圖25A至25C示出了根據(jù)本發(fā)明第12實(shí)施例的半導(dǎo)體器件的等效電路。
圖26和27示意性地給出了根據(jù)本發(fā)明第13和第14實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖28A示出了根據(jù)本發(fā)明第15實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，而圖28B是其工作波形圖。
圖29A示出了根據(jù)本發(fā)明第16實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，而圖29B是其工作波形圖。
圖30A示出了根據(jù)本發(fā)明第17實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，而圖30B是其工作波形圖。
圖31A示出了根據(jù)本發(fā)明第18實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，而圖31B是表明其工作的信號波形圖。
圖32示意性地給出了根據(jù)本發(fā)明第19實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖33A和33B是用來描述圖32所示半導(dǎo)體器件的測試方法的圖。
圖34A-34D示出了在根據(jù)本發(fā)明第19實(shí)施例的半導(dǎo)體器件的電容器和焊盤之間進(jìn)行連接的具體方法。
圖35示意性地給出了根據(jù)本發(fā)明第20實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖36是用來描述圖35所示半導(dǎo)體器件的測試方法的圖。
圖37A-37D示出了在圖35所示半導(dǎo)體器件中的電容器和開關(guān)晶體管之間進(jìn)行連接的具體方法。
圖38是用來描述常規(guī)半導(dǎo)體器件中去耦電容器的功能的圖。
圖1示出了常用DRAM的存儲單元陣列部位的結(jié)構(gòu)。參照圖1，示意性地示出了一對位線BL和/BL以及二個字線WLa和WLb。通常在一個DRAM存儲單元陣列中，存儲單元安排在行和列組成的矩陣中，字線對應(yīng)于各行安排，且每一字線連接于相應(yīng)行上的存儲單元。一對位線對應(yīng)于各列安排，且連接于相應(yīng)列中的存儲單元。
在圖1中，存儲單元MCa安排成對應(yīng)于字線WLa和位線BL的交點(diǎn)，而存儲單元MCb安排成對應(yīng)于位線/BL和字線WLb的交點(diǎn)。存儲單元MCa包含一個用來以電荷形式儲存信息的存儲單元電容器MSa和一個對字線WLa的信號電位進(jìn)行響應(yīng)以便將存儲單元電容器MSa同位線BL進(jìn)行電連接的存取晶體管MTa。同樣，存儲單元MCb包含一個用來以電荷形式儲存信息的存儲單元電容器MSb以及一個對字線WLb的信號電位進(jìn)行響應(yīng)以便將存儲單元電容器MSb同位線/BL進(jìn)行電連接的存取晶體管MTb。各個單側(cè)電極(單元平板電極；公共電極)接收一個預(yù)定的電位VCP(＝VCC/2)。
對位線BL和/BL安排了均衡/預(yù)充電電路EP和讀出放大器SAP。均衡/預(yù)充電電路EP響應(yīng)均衡信號EQ，使位線BL和/BL預(yù)充電到一預(yù)定的電位(VCC/2)并使位線BL和/BL彼此電短路。讀出放大器SAP根據(jù)讀出放大器激活信號SA而被激活而且使位線BL和/BL的電位差分放大?，F(xiàn)參照示出了其工作波形的圖2來描述圖1所示DRAM的工作。
DRAM的工作周期決定于外加的行地址選通信號/RAS。當(dāng)行地址選通信號/RAS處于高電平時，DRAM處于未選態(tài)即備用態(tài)。在備用態(tài)中，均衡信號EQ保持高電平激活態(tài)，且均衡/預(yù)充電電路EP工作，將位線BL和/BL預(yù)充電并均衡到一預(yù)定的電位(中間電位VCC/2)。字線WLa和WLb(WL)處于未選態(tài)，其電位處于低電平。因此，存儲單元MCa和MCb中的存取晶體管MTa和MTb保持關(guān)斷態(tài)。同樣，讀出放大器激活信號SA也保持低電平非激活態(tài)。
當(dāng)行地址選通信號/RAS降到低電平時，DRAM進(jìn)入被選態(tài)并開始一個存儲周期(激活期)。對應(yīng)于行地址選通信號/RAS的這一下降，均衡指示信號EQ達(dá)到低電平，使均衡/預(yù)充電電路EQ不激活。在這種情況下，位線BL和/BL處于中間電壓VCC/2電平的浮置態(tài)。接著，對應(yīng)于行地址選通信號/RAS的下降，行地址信號在一個未示出的部位被結(jié)合并譯碼，而且行地址信號所指定的字線WL的電位上升。其結(jié)果是，選定的字線WL(WLa或WLb)的電位升高到一高電平，以致儲存在連接于選定字線WL的存儲單元(MCa或MCb)中的信息被傳送到相應(yīng)的位線。
假設(shè)字線WLa被選定，存取晶體管MTa進(jìn)入開啟態(tài)，存儲單元電容器MSa被電連接到存儲單元MCa中的位線BL。根據(jù)積累在存儲單元電容器MSa中的電荷數(shù)量，電荷在位線BL和存儲單元電容器MSa之間運(yùn)動。圖2示出了高電平數(shù)據(jù)儲存于存儲單元電容器MSa中而位線BL電位上升的情況。在將信息讀出到位線BL之后，當(dāng)位線BL和/BL之間的電位差足夠大時，讀出放大器激活信號SA被激活至高電平。
通常，讀出放大器SAP包含一個由交叉耦合的P溝道MOS晶體管組成的P讀出放大器和一個由交叉耦合的n溝道MOS晶體管組成的N讀出放大器。在這種情況下，P讀出放大器和N讀出放大器根據(jù)讀出放大器激活信號而分別連接至電源電位VCC和地電壓VSS。雖然有二種讀出放大器激活信號，但圖1和圖2示意性地示出讀出放大器激活信號SA。因此，位線BL和/BL的電位根據(jù)儲存在選定的存儲單元中的信息而被置于高電平和低電平。更具體地說，位線BL的電位升至電源電位VCC電平，同時位線/BL的電位降至地電位VSS電平。此后，根據(jù)指定的工作模式而將數(shù)據(jù)讀出/寫入到選定的存儲單元中。
當(dāng)完成一個存儲周期時，外加的行地址選通信號/RAS升至高電平，選定的字線WL(WLa)的電位降至低電平，然后讀出放大器激活信號SA達(dá)到低電平處于非激活態(tài)。均衡信號EQ達(dá)到高電平激活態(tài)，均衡/預(yù)充電電路EP被激活，將位線BL和/BL預(yù)充電并均衡到一預(yù)定的中間電位(VCC/2)。
在存儲單元選定時位線的電位改變量ΔV(讀出電壓)如下法得到。假設(shè)位線BL和/BL的寄生電容表為CB而存儲單元電容器MS(MSa和MSb)的電容值表為CS。儲存節(jié)點(diǎn)(存取晶體管和存儲單元電容器之間的連接點(diǎn))的電位VSN是電源電位VCC或地電位VSS(0V)。假設(shè)位線預(yù)充電電位表為VBL，備用態(tài)時位線和儲存節(jié)點(diǎn)的積累電荷Qb和Qs由下式給定Qb＝CB·VBL＝VCB·VCC/2Qs＝CS·(VSN－VCP)同時，當(dāng)選定字線的電位上升使存儲單元的數(shù)據(jù)被傳送到位線時，位線的電位等于儲存節(jié)點(diǎn)的電位，達(dá)到VBL＋ΔV。這種狀態(tài)下，位線和存儲單元電容器儲存節(jié)點(diǎn)的積累電荷Qb’和Qs’由下式給定Qb’＝CB·(VBL＋ΔV)Qs’＝CS(VBL＋ΔV－VCP)在存儲單元選定時位線和儲存節(jié)點(diǎn)的電位改變是由位線和存儲單元電容器的積累電荷的運(yùn)動所引起的，而電荷的總量保持不變(電荷守恒定律)。因此，有下列方程Qb＋Qs＝Qb’＋Qs’從上式得到下式(CB＋CS)·ΔV＝CS(VSN－VRL)
由于VSN＝VCC或0，VBL＝VCC/2，故得到下式ΔV＝±VCC/{2(1＋CB/CS)}≈±VCC·CS/2·CB從上式顯見，讀出電壓ΔV的絕對值隨CS/CB值增加而增加。位線的電容決定于位線的長度和連接于其上的存取晶體管的數(shù)目。為了盡可能減小位線電容CB，在DRAM中采用了區(qū)段分割之類的方法，以便減小位線長度并減少連接于其上的存儲單元的數(shù)目。但對位線電容CB的這種減小有一固有的限制。因此，為了得到較大的讀出電壓絕對值ΔV，就需要盡可能增加存儲單元電容器電容值CS。
在DRAM中，當(dāng)積累的電荷量因入射α射線造成的空穴-電子對的產(chǎn)生而被改變時，讀出電壓的值ΔV也被改變，阻礙了存儲單元中數(shù)值的準(zhǔn)確讀出。在靜態(tài)隨機(jī)存取存儲器(SRAM)中，存儲單元具有觸發(fā)器的結(jié)構(gòu)，且存儲晶體管的閾值電壓決定于高速存儲器存儲單元中浮柵的積累電荷。因此，入射α射線的作用較DRAM中小。為了減小α射線的這種影響并產(chǎn)生足夠的讀出電壓，DRAM中存儲單元電容器具有盡可能大的積累電荷量。特別是當(dāng)電源電壓VCC小到2.5V或1.2V時，積累的電荷量被減少，因而要求存儲單元電容器具有足夠大的電容值。
從上述觀點(diǎn)看，要求DRAM中存儲單元電容器不管集成度如何都要具有基本恒定的電容(30-35fF)。同時，隨DRAM的儲存容量和/或集成度的增大，因而陣列所占據(jù)的面積和存儲單元所占據(jù)的面積被減小。更具體地說，存儲單元電容器以DRAM中很小的占據(jù)面積就有足夠大的電容，因而是一種具有極高面積利用率的電容器。
圖3示出了存儲單元電容器和采用MOS晶體管的普通電容器的電容值。在圖3中，水平軸示出了DRAM的存儲容量，而垂直軸示出了單位面積(μm2)的電容值(fF)。根據(jù)現(xiàn)有技術(shù)，結(jié)構(gòu)跟外圍電路、邏輯電路之類中所使用的MOS晶體管相同(就柵隔離膜的厚度、質(zhì)量和結(jié)構(gòu)而言)的MOS晶體管被用作去耦電容器。外圍電路或邏輯電路的MOS晶體管由于其柵極接收電源電壓VCC，其柵隔離膜是相當(dāng)厚的。據(jù)此，圖3示出了采用作為外圍電路或邏輯電路元件的MOS晶體管的電容器的電容值C0。在存儲單元電容器中，電容器隔離膜(介質(zhì)膜)做成足夠薄以便用小的占據(jù)面積得到足夠大的電容。在存儲單元電容器中，單元板電位如圖1所示設(shè)定在中間電壓VCC/2(VCP)。因此，在存儲單元電容器上加有VCC/2的電場。去耦電容器接受電壓VCC。因此，若存儲電容器用作去耦電容器，則為了增大擊穿電壓，必須將二個存儲單元電容器CS串聯(lián)。因此，若采用存儲單元電容器，則滿足Co＝CS/4的關(guān)系。換言之，實(shí)際存儲單元電容器的電容值CS及其面積，是圖3垂直軸所示值的二倍。
如圖3所示，用作外圍電路或邏輯電路MOS晶體管的柵電容器以及存儲單元電容器的電容值都隨DRAM的存儲容量增加而增大。圖3示出了單位面積μm2的電容值Co。在用作MOS晶體管的柵電容器中，柵隔離膜的厚度和溝道長度/寬度都按比例規(guī)則縮小了。因此，雖然電容值因高集成度而增大，增大的程度是相當(dāng)小的。另一方面，由于即使占據(jù)面積隨存儲容量的增加而減小，存儲單元電容器也有基本相同的電容，故比起柵電容器來，其電容隨DRAM存儲容量的增加而急劇地增大。
例如，用作存儲單元電容器的電容器的電容值分別是64兆位DRAM和256兆位DRAM中柵電容器電容值的大約1.5倍和2.5倍。但在16兆位DRAM中，用作存儲單元電容器的電容器的電容值小于用作柵電容的電容器電容值。亦即，在64兆位及其以上的DRAM中，用作存儲單元電容器的電容器的面積利用率優(yōu)于采用柵電容器的電容器，而且隨著DRAM容量的增加，二者間的電容差別劇烈加大。本發(fā)明有效利用了存儲單元電容器對柵電容器的這種優(yōu)良特性，實(shí)現(xiàn)了具有優(yōu)良面積利用率的電容元件。
存儲單元結(jié)構(gòu)采用本發(fā)明的一種半導(dǎo)體器件DRAM的存儲單元結(jié)構(gòu)包含帶有疊層電容器結(jié)構(gòu)的存儲單元電容器。任何鰭狀、柱狀和T狀結(jié)構(gòu)都可用于疊層電容器。在其中形成儲存節(jié)點(diǎn)的電極層具有球形和不平坦表面的結(jié)構(gòu)都可采用。本發(fā)明也可用于含有存儲單元的DRAM，它含有以開槽電容器(trenched capacitor)而不是疊層電容器作為存儲單元電容器的存儲單元。圖4示出了含有T型疊層電容器的存儲單元的一種典型結(jié)構(gòu)。
參照圖4，在P型半導(dǎo)體襯底區(qū)1的表面上安排了彼此分隔開的多個(三個)高濃度N型雜質(zhì)區(qū)2a、2b和2c。半導(dǎo)體襯底區(qū)1可以是半導(dǎo)體襯底本身，也可以是外延層阱區(qū)。半導(dǎo)體襯底區(qū)1的結(jié)構(gòu)可以是任何具有存儲單元襯底功能的結(jié)構(gòu)。
在半導(dǎo)體襯底區(qū)1的表面上的雜質(zhì)區(qū)2a和2b之間排列一個圖形化為規(guī)定形狀的柵電極層(字線)3a，中間插入柵隔離膜4a。柵電極層3b(字線)排列在半導(dǎo)體襯底區(qū)1表面上的雜質(zhì)區(qū)2b和2c之間，中間插入柵隔離膜4b。柵電極層3a和3b由摻雜的低電阻多晶硅構(gòu)成。如將詳細(xì)描述的那樣，存儲單元安排在行和列組成的矩陣中，而柵電極層3a和3b對應(yīng)于各個行安排，且連接于相應(yīng)行的存儲單元。
在雜質(zhì)區(qū)2a處安排一個構(gòu)成存儲單元電容器儲存節(jié)點(diǎn)的導(dǎo)電層(第六導(dǎo)電層)6a，而構(gòu)成具有T形剖面的儲存節(jié)點(diǎn)的導(dǎo)電層(第六導(dǎo)電層)6b制作在雜質(zhì)區(qū)2c處。用作儲存節(jié)點(diǎn)的導(dǎo)電層6a和6b由摻雜低阻多晶硅構(gòu)成。導(dǎo)電層6a和6b電連接到相應(yīng)的雜質(zhì)區(qū)2a和2c，且其上部剖面為高度相當(dāng)大的矩形(以便增大稍后要描述的面對單元板的面積)。此處的術(shù)語“電連接”表示連接各個區(qū)域以傳送電信號的方法。其間可插入另一互連層(諸如勢壘層)，或用開關(guān)晶體管互連各個區(qū)域。進(jìn)行連接以連通電信號的狀態(tài)稱為“電連接”態(tài)。
用作位線的導(dǎo)電層(第8導(dǎo)電層)5被電連接于雜質(zhì)區(qū)2b。導(dǎo)電層5被示為設(shè)置在柵電極層3a、3b和儲存節(jié)點(diǎn)上部之間。但用作位線的導(dǎo)電層5也可以排列在儲存節(jié)點(diǎn)和單元板(稍后描述)的上方。用作位線的導(dǎo)電層5可具有多晶硅和鎢之類的難熔金屬的復(fù)合結(jié)構(gòu)或難熔金屬硅化物結(jié)構(gòu)。導(dǎo)電層5被安排成沿存儲單元的列向延伸并對應(yīng)于各個列，且連接于相應(yīng)列中的存儲單元。
用來隔離相鄰存儲單元的例如由LOCOS膜(局部氧化硅膜)構(gòu)成的元件隔離膜8a和8b制作成鄰近雜質(zhì)區(qū)2a和2c。在元件隔離膜8a和8b上，排列對應(yīng)于存儲單元其它各行的柵電極層(字線)3c和3d。
用作單元板的導(dǎo)電層(第七導(dǎo)電層)9排列成面對儲存節(jié)點(diǎn)結(jié)構(gòu)6a和6b的表面，中間插以隔離膜7a和7b。用作單元板的導(dǎo)電層9由摻雜低阻多晶硅構(gòu)成。電容器的隔離膜7a和7b具有由氮化硅膜和氧化硅膜構(gòu)成的雙層結(jié)構(gòu)，且其大的介電常數(shù)提供了絕緣體的更大的有效厚度。
在圖4中，由雜質(zhì)區(qū)2a和2b、柵電極層3a、儲存節(jié)點(diǎn)6a、隔離膜7a以及單元板9構(gòu)成了一個儲存單元。另一存儲單元由雜質(zhì)區(qū)2b和2c、柵電極層3b、導(dǎo)電層6b、隔離膜7b以及導(dǎo)電層9組成。雜質(zhì)區(qū)2b被相鄰的存儲單元分用以減小存儲單元占據(jù)的面積。
從圖4所示結(jié)構(gòu)顯見，從平面圖看存儲單元電容器被安排成覆蓋著存儲單元的晶體管亦即存取晶體管。這種三維單元結(jié)構(gòu)減小了單元所占據(jù)的面積。構(gòu)成儲存節(jié)點(diǎn)的導(dǎo)電層6a和6b在上部相當(dāng)厚，以致面對用作單元板的導(dǎo)電層9的面積被增大。于是從平面圖看無需增加占據(jù)面積就增大了面對的面積，從而獲得了存儲單元電容器電容值的增加。
于是，具有疊層電容器結(jié)構(gòu)的電容器就實(shí)現(xiàn)了優(yōu)良的面積利用率。本發(fā)明利用了存儲單元電容器的這種結(jié)構(gòu)。
實(shí)施例1圖5示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。在P型半導(dǎo)體襯底區(qū)1的表面上，形成了一個N阱(N型半導(dǎo)體層)10作為一個第一導(dǎo)電類型的半導(dǎo)體襯底區(qū)。以N阱10作為襯底區(qū)，制作了跟圖4所示存儲單元相同結(jié)構(gòu)的電容元件。更具體地說，在N阱的表面處制作了相互分隔開的高濃度N型雜質(zhì)區(qū)2d-2i作為第一雜質(zhì)區(qū)。第一雜質(zhì)區(qū)2d-2i跟圖4所示存儲元件的雜質(zhì)區(qū)2a和2b的制作工藝相同。在以下的描述中，對圖4和5所示的元件，用相同標(biāo)號但不同字母表示的元件，在相同的制造工序中制作。
用于元件隔離的諸如熱氧化膜的元件隔離膜8d制作在雜質(zhì)區(qū)2f和2g之間。元件隔離膜8c和8e制造在鄰近雜質(zhì)區(qū)2d和2i處以便分別將它們同未示出的雜質(zhì)區(qū)隔離開來。作為第四導(dǎo)電層的柵電極層3e制作在半導(dǎo)體襯底區(qū)10上的雜質(zhì)區(qū)2d和2e之間，以柵隔離膜4e插入其間。導(dǎo)電層3f制作在半導(dǎo)體襯底區(qū)10表面上的雜質(zhì)區(qū)2e和2f之間，以柵隔離膜4f插入其間。導(dǎo)電層3g制作在半導(dǎo)體襯底區(qū)10表面上的雜質(zhì)區(qū)2g和2h之間，以柵隔離膜4g插入其間。導(dǎo)電層3h制作在半導(dǎo)體襯底10表面上的雜質(zhì)區(qū)2h和2i之間，以柵隔離膜4h插入其間。同樣，導(dǎo)電層3i、3j、3k和3l分別制作在元件隔離膜8c、8d和8e上。這些導(dǎo)電層3e-3l和如圖4所示的柵電極層3a和3b一樣都由低阻摻雜多晶硅構(gòu)成。
為雜質(zhì)區(qū)2d-2i中的預(yù)選雜質(zhì)區(qū)(對應(yīng)于存儲單元儲存節(jié)點(diǎn)的雜質(zhì)區(qū))2d、2f、2g或2i制作帶有T形剖面的第一導(dǎo)電層6c、6d、6e和6f，而且將這些第一導(dǎo)電層6c-6f分別電連接于雜質(zhì)區(qū)2d、2f、2g和2i。這些導(dǎo)電層6c-6f帶有插頭部(腿部)，用來電連接到相應(yīng)的雜質(zhì)區(qū)2d、2f、2g或2i，還帶有用來實(shí)際形成電容器的表面積相當(dāng)大的平坦部分。導(dǎo)電層6c-6f在跟圖4所示形成存儲單元儲存節(jié)點(diǎn)的導(dǎo)電層6a和6b相同的制造工序中制作，且具有相同的結(jié)構(gòu)(摻雜多晶硅)。這些導(dǎo)電層6c-6f被圖形化以具有預(yù)定的形狀，并用層間隔離層彼此隔離開來。
第一導(dǎo)電層6c-6f被分成二組。對于第一組中的第一導(dǎo)電層6c和6d，第二導(dǎo)電層9a面對著第一導(dǎo)電層6c和6d的表面，由高摻雜低阻多晶硅構(gòu)成，以隔離膜(第一隔離膜)7c插入其間。對于第二組中的第一導(dǎo)電層6e和6f，面對著第一導(dǎo)電層6e和6f的表面，制作一個重?fù)诫s的低阻第三導(dǎo)電層9b，以第二隔離膜7d插入其間。導(dǎo)電層9a和9b彼此電絕緣。第二導(dǎo)電層9a電連接電極節(jié)點(diǎn)VA，而第三導(dǎo)電層9b連接于另一電極節(jié)點(diǎn)VB。
沿圖中水平方向延伸的第五導(dǎo)電層5a電連接于雜質(zhì)區(qū)(第三組的雜質(zhì)區(qū))2e和2h。第五導(dǎo)電層5a對應(yīng)于圖4所示存儲單元位線5，由難熔金屬硅化物之類構(gòu)成。
從同圖4的比較中顯見，在圖5所示的結(jié)構(gòu)中，二個存儲單元A和B制作在區(qū)域I中，而二個存儲單元C和D制作在區(qū)域II中。在存儲單元的常規(guī)結(jié)構(gòu)中，所有的單元板電極層互連形成存儲單元電容器的一個公共電極。在圖5所示的結(jié)構(gòu)中，對應(yīng)于區(qū)域I中提供的單元板的第二導(dǎo)電層9a和制作在區(qū)域II中的導(dǎo)電層9b被相互隔離。第一雜質(zhì)區(qū)2d-2i通過也是半導(dǎo)體襯底區(qū)的N阱10而電互連。因此，由元件A和B形成的電容器彼此并聯(lián)連接，而且，由元件C和D形成的電容器彼此并聯(lián)連接，而二組并聯(lián)的電容器彼此再串聯(lián)。其結(jié)果是，借助于分別將電極節(jié)點(diǎn)VA和VB連接于電源節(jié)點(diǎn)(電源線)和地節(jié)點(diǎn)(地線)就可以構(gòu)成去耦電容器。
元件A-D的結(jié)構(gòu)跟存儲單元相同，且這些元件所占據(jù)的面積被充分地減小了。電容器隔離膜7c和7d具有跟存儲單元電容器隔離膜7a和7b相同的由氮化硅膜和氧化硅膜組成的雙層結(jié)構(gòu)，以致用小的占據(jù)面積可獲得足夠大的電容值。
由于元件A-D的結(jié)構(gòu)同存儲單元相同，故各個導(dǎo)電層和雜質(zhì)區(qū)可用跟制造存儲單元相應(yīng)元件(N阱10除外)相同的步驟加以制作，從而無需增加制造步驟就可在DRAM中實(shí)現(xiàn)具有優(yōu)良面積利用率的電容器。
圖6平面圖示出了圖5所示電容元件的版圖。在圖6中，示出了對應(yīng)于圖5中元件A和B的那部分的版圖。參照圖6，導(dǎo)電層3e排列在雜質(zhì)區(qū)2d和2e之間，而導(dǎo)電層3f安排在雜質(zhì)區(qū)2e和2f之間。雜質(zhì)區(qū)2e經(jīng)由接觸孔15電連接于用作位線的導(dǎo)電層5a。導(dǎo)電層3e和3f以及導(dǎo)電層5a沿彼此正交的方向排列。這是因?yàn)槿缟纤?，電容元件跟存儲單元的結(jié)構(gòu)相同，且導(dǎo)電層3e和3f對應(yīng)于字線而導(dǎo)電層5a對應(yīng)于位線。
導(dǎo)電層6c和6d通過虛線所示的插頭部位分別電連接于雜質(zhì)區(qū)2d和2f。導(dǎo)電層9a排列在導(dǎo)電層6c和6d上。形成電容器節(jié)點(diǎn)的導(dǎo)電層6c和6d在導(dǎo)電層3e和3f上延伸。如圖5所示，導(dǎo)電層6c和6d的平坦的上部很厚，使其側(cè)面上的面積足夠大。其結(jié)果是，導(dǎo)電層9a同導(dǎo)電層6c和6d相互面對的面積足夠大。于是，可獲得具有DRAM中存儲單元電容器特性的電容器以小的占據(jù)面積實(shí)現(xiàn)大的電容值。一定數(shù)目的圖6所示電容元件沿行和列的方向排列，相似于存儲單元陣列的安排。
圖7A和7B分別示出了根據(jù)本發(fā)明的元件和電容器的等效電路。參照圖7A，電容元件包含一個由導(dǎo)電層9a和導(dǎo)電層6(6c-6f)形成的電容器CS以及一個由導(dǎo)電層3(3e-3h)和半導(dǎo)體襯底區(qū)10形成的電容器Cp。電容器Cp和CS并聯(lián)連接于半導(dǎo)體襯底區(qū)10。電容器CS的一個電極連接于節(jié)點(diǎn)VA。形成電容器Cp的導(dǎo)電層3(3e-3h)可處于浮置態(tài)或固定連接于一恒定電位(稍后將加以描述)。電容器Cp相當(dāng)于存儲單元存取晶體管的柵電容器。因此，電容器Cp的擊穿電壓超過電源電位VCC，而且可靠性不會由于恒定地加電源電壓VCC于導(dǎo)電層5而受損害。但存儲單元電容器CS的隔離膜很薄，其擊穿電壓小。借助于將電容器串聯(lián)在節(jié)點(diǎn)VA和VB之間，節(jié)點(diǎn)VA和VB之間的電壓被容性分值。當(dāng)電源電壓VCC加于電源節(jié)點(diǎn)VA，而地電壓VSS加于電源節(jié)點(diǎn)VB時，電容器CS只接受VCC/2的電壓，因而可靠性不受損害。
參照圖7B，在電源節(jié)點(diǎn)VA和半導(dǎo)體襯底區(qū)10之間并聯(lián)連接了多個電容器CS。多個電容器CS還并聯(lián)連接在電源節(jié)點(diǎn)VB和半導(dǎo)體襯底區(qū)10之間。由于比起電容器CS來，電容器Cp的電容小，故圖7B中未示出電容器Cp。如圖7B所示，當(dāng)電源電壓VCC和地電壓VSS分別加于節(jié)點(diǎn)VA和VB時，VCC/2的電壓加到了節(jié)點(diǎn)VA和半導(dǎo)體襯底區(qū)10之間，且VCC/2的電壓加到了節(jié)點(diǎn)VB和半導(dǎo)體襯底區(qū)10之間。應(yīng)該注意的是，上述的描述適用于區(qū)域I所含電容元件的數(shù)目等于區(qū)域II所含電容元件數(shù)目的情況。假設(shè)在區(qū)域I和II中所含的電容元件的數(shù)目為X，則區(qū)域I和II各提供X·CS的電容值。因此，由于串聯(lián)了二組電容器X·CS，故電源節(jié)點(diǎn)VA和VB之間的電容值為X·CS/2。
圖8示出了根據(jù)本發(fā)明的DRAM的總體布局。
參照圖8，DRAM20包含一個帶有安排成行和列組成的矩陣的DRAM存儲單元的存儲單元陣列22，以及用來控制存儲單元數(shù)據(jù)更新和對/從存儲單元陣列22進(jìn)行輸入/輸出數(shù)據(jù)的外圍電路26a和26b。外圍電路26a和26b包含數(shù)據(jù)輸入/輸出電路、地址輸入電路、外部控制信號輸入電路、內(nèi)部控制信號發(fā)生電路以及地址譯碼電路。根據(jù)本發(fā)明制作的電容器24安排在DRAM20的恰當(dāng)位置處。電容器24位于最可能產(chǎn)生電壓噪音的電路部位附近。
外圍電路26a和26b包含一個n溝MOS晶體管和一個p溝MOS晶體管。它們具有CMOS結(jié)構(gòu)用來降低功率消耗。
圖9A示出了一例包含在外圍電路26a和26b中的CMOS結(jié)構(gòu)，而圖9B示出了其等效電路。參照圖9A，在p型半導(dǎo)體襯底區(qū)1的表面處制作一個N阱30。在N阱30中制作一個p溝MOS晶體管。在N阱30的周邊部位處制作隔離元件的元件隔離膜31b和31c。同樣，在外圍電路中安排一個用來隔離相鄰元件的元件隔離膜31a。在半導(dǎo)體襯底區(qū)1的表面處的元件隔離膜31a和31b之間制作彼此分隔開的高濃度N型雜質(zhì)區(qū)32a和32b。在襯底區(qū)表面上雜質(zhì)區(qū)32a和32b之間制作柵電極層34，以柵隔離膜插入其間。雜質(zhì)區(qū)32a通過電極互連36電連接于地節(jié)點(diǎn)37。雜質(zhì)區(qū)32b通過電極互連38電連接于輸出節(jié)點(diǎn)39。
在N阱30的表面處，制作彼此分隔開的高濃度p型雜質(zhì)區(qū)40a和40b。雜質(zhì)區(qū)40a電連接于電極互連38。雜質(zhì)區(qū)40b通過電極互連44電連接于電源節(jié)點(diǎn)45。在N阱30表面上雜質(zhì)區(qū)40a和40b之間制作柵電極層42，以柵隔離膜插入其間。柵電極層34和42從未示出的部分接收信號。p溝MOS晶體管Q1由形成在N阱30中的雜質(zhì)區(qū)40a和40b及電極層42組成，而n溝MOS晶體管Q2由p型半導(dǎo)體襯底區(qū)1、雜質(zhì)區(qū)32a和32b以及柵電極34組成。MOS晶體管Q1和Q2構(gòu)成一個圖9B所示的CMOS倒相器。更具體地說，p溝MOS晶體管Q1連接在電源節(jié)點(diǎn)45和輸出節(jié)點(diǎn)39之間，而n溝MOS晶體管Q2連接在輸出節(jié)點(diǎn)39和地節(jié)點(diǎn)37之間。MOS晶體管Q1和Q2共同在其柵處從未示出的部位接收輸入信號。
倘若外圍電路具有圖9A所示的CMOS結(jié)構(gòu)，則制作N阱30來形成p溝MOS晶體管。用作圖5所示襯底區(qū)的N阱10的制作步驟跟制作N阱30的步驟相同。
在DRAM中，為了減少步驟的數(shù)目，存儲單元和外圍電路同時制作。通常，在制作存儲單元存取晶體管的雜質(zhì)區(qū)之前制作外圍電路中用來形成p溝MOS晶體管的N阱。因此，并不會增加制造步驟，因?yàn)橥鈬娐返腘阱，以及用來形成電容元件的N阱10是通過相同的步驟來制作的。即使外圍電路p溝MOS晶體管的N阱30制作在存儲單元的存取晶體管和外圍電路的n溝MOS晶體管的雜質(zhì)區(qū)之后形成的結(jié)構(gòu)中，若在形成電容元件中雜質(zhì)區(qū)之后用注入N型雜質(zhì)的方法制作N阱，也不會發(fā)生問題，僅僅由于第一雜質(zhì)區(qū)被電互連而引起這些雜質(zhì)區(qū)的雜質(zhì)濃度增大。
如上所述，根據(jù)本發(fā)明第一實(shí)施例，提供了多個結(jié)構(gòu)跟存儲單元電容器相同的電容器且分成第一和第二組，根據(jù)這一分組將單元板電極電學(xué)上分成組，并將雜質(zhì)區(qū)電連接于襯底區(qū)，以致可實(shí)現(xiàn)具有優(yōu)良面積利用率的電容器而不損害介電擊穿電壓特性。
實(shí)施例2圖10示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。在圖10所示結(jié)構(gòu)中，沒有提供圖5所示的元件隔離膜8c-8e。在區(qū)域I和II之間的邊界區(qū)中N阱10的表面處制作一個高濃度N型雜質(zhì)區(qū)2j。同其它導(dǎo)電層3e-3h相似，原來形成在元件隔離膜(場隔離膜)8c-8e上的導(dǎo)電層3i-3l排列在N阱10的表面上，以柵隔離膜插入其間，結(jié)構(gòu)的其余部分跟圖5所示的相同，因此用完全相同的標(biāo)號來標(biāo)注相應(yīng)的部位，其描述不再重復(fù)。
由于雜質(zhì)區(qū)2j代替了元件隔離膜，故可降低N阱10的表面電阻，而且在形成于區(qū)域I和II中的電容器之間可實(shí)現(xiàn)電阻更低的電連接。
元件隔離膜是被用來隔離存儲單元的。在本實(shí)施例中，所有形成在N阱10表面處的雜質(zhì)區(qū)都被電連接。因此，取消這種元件隔離膜不會引起任何問題。此外，元件隔離膜的厚度比柵隔離膜大。因而可減小導(dǎo)電層3i、3j、3k和3l同N阱10之間的距離，導(dǎo)致形成在這些導(dǎo)電層3i-3l和N阱10之間的電容器的電容值增大。
圖11示出了圖10所示半導(dǎo)體器件的等效電路。參照圖11，由元件A提供的電容器CSA和由元件B提供的電容器CSB彼此并聯(lián)連接在節(jié)點(diǎn)VA和襯底區(qū)10之間。由導(dǎo)電層3e和3f構(gòu)成的電容器CPA和CPB分別并聯(lián)連接于電容器CSA和CSB。由于從半導(dǎo)體襯底區(qū)10中取消了元件隔離膜，故電容器CPi、CPj和CPk由導(dǎo)電層3i、3j和3k連接于襯底區(qū)10。由元件C和D提供的電容器CSC和CSD連接在襯底區(qū)10和節(jié)點(diǎn)VB之間。由導(dǎo)電層3g和3h構(gòu)成的電容器CPC和CPD連接于電容器CSC和CSD。電容器CPl由導(dǎo)電層3l連接于襯底區(qū)10。
從圖11顯見，為了減小導(dǎo)電層3i-3l同N阱10之間的距離清除了元件隔離膜，增大了電容器CPi、CPj、CPk和CPl的電容值。由于這些電容器是并聯(lián)連接于N阱10，故節(jié)點(diǎn)VA和VB之間的電容值增大了，從而可用小的占據(jù)面積實(shí)現(xiàn)具有大電容值的電容器。
實(shí)施例3圖12示出了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。在圖12所示結(jié)構(gòu)中，沒有提供對應(yīng)于位線的第五導(dǎo)電層5a。同樣也沒有提供連接于對應(yīng)位線的第五導(dǎo)電層的雜質(zhì)區(qū)。因此，連接于對應(yīng)儲存節(jié)點(diǎn)的導(dǎo)電層6c和6d的雜質(zhì)區(qū)2d和2f之間的距離增大了，而且在區(qū)域II中，連接于對應(yīng)儲存節(jié)點(diǎn)的導(dǎo)電層6e和6f的雜質(zhì)區(qū)2g和2i之間的距離也增大了。在N阱10上雜質(zhì)區(qū)2d和2f之間排列一個導(dǎo)電層3m，以柵隔離膜4m插入其間。在區(qū)域II中，導(dǎo)電層3n排列在N阱10表面上雜質(zhì)區(qū)2g和2i之間，以柵隔離膜4n插入其間。結(jié)構(gòu)的其余部分跟圖10所示的相同并以完全相同的標(biāo)號標(biāo)注，其詳細(xì)描述不再重復(fù)。
根據(jù)圖12所示的結(jié)構(gòu)，沒有提供連接于對應(yīng)位線的第五導(dǎo)電層的雜質(zhì)區(qū)，而將導(dǎo)電層3m和3n排列延伸于這些區(qū)域上。其結(jié)果是，比起圖10所示的結(jié)構(gòu)來，由導(dǎo)電層3m、柵隔離膜4m和N阱10所形成的電容器的電容值比圖10所示的由導(dǎo)電層3e、柵隔離膜4e和N阱10所形成的電容器以及由導(dǎo)電層3f、柵隔離膜4f和N阱10所形成的電容器的電容值總和還大。于是，將電容值大于圖11中電容器CPA和CPB電容值總和的電容器連接于N阱10，并將電容值大于電容器CPC和CPD電容值總和的電容器連接于N阱10。因而，節(jié)點(diǎn)VA和VB之間的電容值被進(jìn)一步增大，從而以小的占據(jù)面積獲得了更大電容值的電容器。
在區(qū)域I和II之間的邊界區(qū)域處提供雜質(zhì)區(qū)2j，并在此區(qū)域中，導(dǎo)電層3j和3k的形狀相似于存儲單元的柵電極層(字線)。于是，由區(qū)域I中的元件所形成的電容值可做成等于由區(qū)域II中的元件所形成的電容值，使以下描述的其它實(shí)施例中電容分壓器中電容的電容值均衡。但可取消雜質(zhì)區(qū)2j并可在雜質(zhì)區(qū)2f和2g之間提供延伸于N阱10表面的導(dǎo)電層3(3j，3k)。
如上所述，根據(jù)第三實(shí)施例，取消了連接于對應(yīng)位線的導(dǎo)電層的雜質(zhì)區(qū)，而對應(yīng)于字線的導(dǎo)電層照樣延伸于此區(qū)域上。致使導(dǎo)電層和半導(dǎo)體襯底區(qū)(N阱)之間的電容進(jìn)一步增大，從而獲得更大電容值的電容器。
實(shí)施例4圖13示出了根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。在第四實(shí)施例中也沒有安置對應(yīng)位線的導(dǎo)電層。為了使雜質(zhì)區(qū)2e和2h連接于相當(dāng)于位線的導(dǎo)電層，分別提供了對應(yīng)儲存節(jié)點(diǎn)的導(dǎo)電層6g和6h。導(dǎo)電層6g和6h帶有一個電連接于相應(yīng)雜質(zhì)區(qū)2e和2h的插頭部位(腿部)和一個用來在表面處形成電容器的平坦部位。導(dǎo)電層9a安排成面對著導(dǎo)電層6c、6d和6g的表面，以隔離膜7c插入其間。導(dǎo)電層9b安排成面對著導(dǎo)電層6e、6f和6h的表面，以隔離膜7d插入其間。結(jié)構(gòu)的其余部分跟圖10所示的相同，相應(yīng)的部位用完全相當(dāng)?shù)臉?biāo)號標(biāo)記。
在圖13所示的結(jié)構(gòu)中，面對導(dǎo)電層9a對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層有一個被導(dǎo)電層6g和6h增大了的表面積。此時，導(dǎo)電層6c和6d的平坦部分的面積由于導(dǎo)電層6g額外地插入到它們之間而稍許減小。但導(dǎo)電層6c和6d表面積的這一減小被插入的導(dǎo)電層6g的平坦部分的表面積補(bǔ)償了，而且導(dǎo)電層9a被安排成面對著導(dǎo)電層6g平坦部分的側(cè)表面區(qū)，從而電容值被導(dǎo)電層6g平坦部分的側(cè)表面區(qū)增加了。對導(dǎo)電層6h同樣如此。因此，由于對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層被連接到與相當(dāng)于位線的導(dǎo)電層相連的雜質(zhì)區(qū)且被用作電容器，故用不著增大電容器所占據(jù)的面積就可實(shí)現(xiàn)更大電容值的電容器。
實(shí)施例5圖14示出根據(jù)本發(fā)明的第五實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。參照圖14，在P型半導(dǎo)體襯底區(qū)1的表面處制作了對應(yīng)于區(qū)域I和II的N型阱10a和10b。N阱10a和10b被安排成彼此電絕緣。在N阱10a和10b之間的邊界區(qū)制作了元件隔離膜8d。
在N阱10a處制作了雜質(zhì)區(qū)2d-2f。對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層6c和6d分別制作在雜質(zhì)區(qū)2d和2f處。對應(yīng)于位線的導(dǎo)電層5b電連接于雜質(zhì)區(qū)2e。
在N阱10a的表面處，高濃度N型雜質(zhì)區(qū)11a被安排成用元件隔離膜8c跟雜質(zhì)區(qū)2d電隔離。雜質(zhì)區(qū)11a連接于節(jié)點(diǎn)VA。
在N阱10b處，相似于存儲單元雜質(zhì)區(qū)的雜質(zhì)區(qū)2g、2h、2i形成于其表面處，彼此分隔開。對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層6e和6f電連接于雜質(zhì)區(qū)2g和2i。對應(yīng)于位線的導(dǎo)電層5a電連接于雜質(zhì)區(qū)2h。
在N阱10b中，還形成由元件隔離膜8e而同雜質(zhì)區(qū)2i電隔離的高濃度N型雜質(zhì)區(qū)11b。雜質(zhì)區(qū)11b電連接于電極節(jié)點(diǎn)VB。雜質(zhì)區(qū)11a和11b在與雜質(zhì)區(qū)2d-2i相同的制造步驟中制作。對應(yīng)于字線的導(dǎo)電層3i、3j、3k和3l制作在元件隔離膜8c、8d和8e的表面處。
對應(yīng)于單元板的導(dǎo)電層9c被安排成面對著對應(yīng)儲存節(jié)點(diǎn)的導(dǎo)電層6c、6d、6e和6f的表面，以相似于存儲單元電容器隔離膜的隔離膜7e插入其間。
圖15示出了圖14所示半導(dǎo)體器件的等效電路。參照圖15，N阱10a構(gòu)成電容器的一個電極節(jié)點(diǎn)，而N阱10b構(gòu)成電容器的另一電極節(jié)點(diǎn)。導(dǎo)電層9c將形成電容器的電容元件(對應(yīng)于存儲單元電容器)的各個單側(cè)電極(對應(yīng)于儲存節(jié)點(diǎn))互連起來。N阱10a和10b各有一個固有的電阻值。
在圖15所示的結(jié)構(gòu)中，N阱的長度被減小了，因而電極節(jié)點(diǎn)VA和各電容元件電極(雜質(zhì)區(qū))之間的電阻值也減小了，導(dǎo)致區(qū)域中的電壓降比前述實(shí)施例減小。在N阱10b和電極節(jié)點(diǎn)VB之間同樣如此。導(dǎo)電層9c的電阻值比N阱的小。因此，可消除電阻成份引起的電壓降低的影響，致使當(dāng)產(chǎn)生電壓噪音時，在區(qū)域I和II處沒有RC延遲而高速饋送/吸收電荷。
如上所述，根據(jù)第五實(shí)施例，結(jié)構(gòu)跟存儲單元電容器相同的電容元件制作在彼此電隔離的阱區(qū)中，且電容元件的公共電極共接，而分隔地提供的阱用作電容元件的電極，從而實(shí)現(xiàn)具有優(yōu)良的降低了電阻分量(沒有延遲)的頻率特性和優(yōu)良的面積利用率的電容元件。在圖14所示的結(jié)構(gòu)中提供了對應(yīng)于位線的導(dǎo)電層5a。導(dǎo)電層5a的電阻值總是大于N阱10和10b以及導(dǎo)電層9c的電阻值。因此，導(dǎo)電層5a防止了N阱10a和10b之間的電連接。
當(dāng)導(dǎo)電層5(5a，5b)具有足夠小的電阻值時，層5(5a，5b)只提供在相應(yīng)的區(qū)域內(nèi)，且大區(qū)域I和II之間的邊界區(qū)被隔離。于是，N阱10a和10b就被完全直流隔離了。
實(shí)施例6圖16示出了根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。圖16所示結(jié)構(gòu)同圖14所示結(jié)構(gòu)的差別在于下列幾點(diǎn)。沒有提供對應(yīng)于位線的導(dǎo)電層。為了使雜質(zhì)區(qū)2e和2h電連接于相當(dāng)于位線的導(dǎo)電層，提供了對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層6i和6j。導(dǎo)電層6i和6j分別電連接于相應(yīng)的雜質(zhì)區(qū)2e和2h。對應(yīng)于單元板的導(dǎo)電層9c被安排成面對著導(dǎo)電層6c、6i、6d、6e、6j和6f的表面，以隔離膜7e插入其間。
在圖16所示的結(jié)構(gòu)中，N阱10a和10b被完全地直流隔離(因?yàn)槲刺峁?yīng)于位線的導(dǎo)線)。區(qū)域I和II的電容值由于新提供的導(dǎo)電層6i和6j而分別增大。其結(jié)果是，可實(shí)現(xiàn)工作更穩(wěn)定的大電容值的電容器。結(jié)構(gòu)的其余部分跟圖14所示的相同，相應(yīng)的部位用完全相同的標(biāo)號標(biāo)記。
如上所述，根據(jù)第六實(shí)施例，在連接于對應(yīng)彼此隔離的N阱中位線的導(dǎo)線的雜質(zhì)區(qū)中制作對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層以替代相當(dāng)于位線的導(dǎo)電層，并且電連接于這些雜質(zhì)區(qū)，且安排成面對對應(yīng)于單元板的導(dǎo)電層，以隔離膜插入其間。因此，N阱被完全地直流隔離以實(shí)現(xiàn)所需的介電擊穿特性，而且新提供的導(dǎo)電層貢獻(xiàn)了更大的電容值以實(shí)現(xiàn)具有優(yōu)良面積利用率的電容器。
實(shí)施例7圖17示意性地給出了根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。圖17所示半導(dǎo)體器件的結(jié)構(gòu)同圖14所示半導(dǎo)體器件的結(jié)構(gòu)的差別在于以下幾點(diǎn)。沒有提供對應(yīng)于位線的導(dǎo)電層。沒有提供連接于對應(yīng)于位線的導(dǎo)線(第五導(dǎo)電層)的雜質(zhì)區(qū)(圖14中的區(qū)域2e，2h)。在N阱10a中，對應(yīng)于字線的柵電極層(導(dǎo)電層)提供在N阱10a表面上雜質(zhì)區(qū)2d和2f之間，以柵隔離膜4m插入其間。在N阱10b中，對應(yīng)于字線的柵電極層(導(dǎo)電層)3n排列在N阱10b表面上雜質(zhì)區(qū)2g和2i之間，以柵隔離膜4n插入其間。
在圖17所示的結(jié)構(gòu)中，N阱10a和10b彼此直流隔離，且電容按需要分割，以確保介電擊穿電壓特性，并使具有所需電容值的電容器可連接在節(jié)點(diǎn)VA和VB之間。
此外，在圖17所示的結(jié)構(gòu)中，導(dǎo)電層3m和3n的表面積增加了，分別導(dǎo)致面對N阱10a和10b的面積增加。其結(jié)果是，由導(dǎo)電層3m和3n構(gòu)成的電容器具有更大的電容值，因而，電容器作為一個整體也具有更大的電容值。
如上所述，根據(jù)本發(fā)明第七實(shí)施例，取消了連接于對應(yīng)于位線的導(dǎo)電層的雜質(zhì)區(qū)，而且對應(yīng)于字線的柵電極層(導(dǎo)電層)被安排成延伸于此區(qū)域上雜質(zhì)區(qū)之間，致使導(dǎo)電層和用作襯底區(qū)的N阱之間的電容器具有更大的電容，從而可實(shí)現(xiàn)具有優(yōu)良面積利用率的電容器。
實(shí)施例8圖18示出了根據(jù)本發(fā)明第八實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。參照圖18，在p型半導(dǎo)體襯底區(qū)1上制作了二個待要相互隔離的N阱10a和10b。N阱10a相應(yīng)于區(qū)域I，則N阱10b相應(yīng)于區(qū)域II。同在存儲單元結(jié)構(gòu)中一樣，在N阱10b的表面處制作了雜質(zhì)區(qū)2d、2e和2f。為雜質(zhì)區(qū)2d和2f提供了對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層6c和6d。對應(yīng)于位線的導(dǎo)電層5b被安排成連接于雜質(zhì)區(qū)2e。導(dǎo)電層5b對包含在區(qū)域I中的電容元件的雜質(zhì)區(qū)2e進(jìn)行互連。對應(yīng)于單元板的導(dǎo)電層9a被安排成面對導(dǎo)電層6c和6d的表面并以柵隔離膜7c插入其間。導(dǎo)電層9a電連接于電極節(jié)點(diǎn)VA。此外，用元件隔離膜8g同雜質(zhì)區(qū)2f隔離的高濃度N型雜質(zhì)區(qū)11c制作在N阱10a中。雜質(zhì)區(qū)11c通過與雜質(zhì)區(qū)2d-2f相同的制造步驟來制作。對應(yīng)于字線的導(dǎo)電層3i和3j被安排在元件隔離膜8c和8g上。
在區(qū)域I和II的邊界區(qū)制作元件隔離膜8d以確保N阱10a和10b之間的電(直流)隔離。在N阱10b中，同在存儲單元結(jié)構(gòu)中一樣，雜質(zhì)區(qū)2g、2h和2i彼此分隔地制作在N阱10b的表面上。對于雜質(zhì)區(qū)2g和2i，制作了對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層6e和6f。對應(yīng)于位線的導(dǎo)電層5a制作在雜質(zhì)區(qū)2h處。導(dǎo)電層5a同區(qū)域I中的導(dǎo)電層5b電隔離。面對著對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層6e和6f的表面，制作了對應(yīng)于單元板的導(dǎo)電層9b，以隔離膜7d插入其間。導(dǎo)電層9b通過低阻互連15電連接于雜質(zhì)區(qū)11c。
在N阱10b中，制作了用元件隔離膜8e同雜質(zhì)區(qū)2i電隔離的高濃度N型雜質(zhì)區(qū)11b。雜質(zhì)區(qū)11b電連接于電極節(jié)點(diǎn)VB。對應(yīng)于字線的導(dǎo)電層3k和3l分別制作在元件隔離膜8d和8e上。導(dǎo)電層9a和9b彼此隔離。
圖19示出了圖18所示電容器的等效電路。參照圖19，包含在區(qū)域I中的電容元件彼此并聯(lián)連接在電極節(jié)點(diǎn)VA和圖18所示電容器中的N阱10a之間。同時，形成在區(qū)域II中的電容元件(CS)彼此并聯(lián)連接在導(dǎo)電層9b和電極節(jié)點(diǎn)VB之間。N阱10a和導(dǎo)電層9b由互連15互連。因此，如從圖19的等效電路顯見，并聯(lián)連接的形成在區(qū)域I中的電容元件組同區(qū)域II中的組，在節(jié)點(diǎn)VA和VB之間串聯(lián)連接，在圖18所示的半導(dǎo)體器件也如此。在本實(shí)施例中也可得到相似于前述第一至第七實(shí)施例中所得到的效果。
實(shí)施例9圖20示出了根據(jù)本發(fā)明第九實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。圖20所示半導(dǎo)體器件的結(jié)構(gòu)跟圖18所示半導(dǎo)體器件的結(jié)構(gòu)的差別在于下面幾點(diǎn)。對于待要連接于相當(dāng)于位線的導(dǎo)電層的雜質(zhì)區(qū)2e和2h，提供了對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層。在區(qū)域I中，對應(yīng)于單元板的導(dǎo)電層9a被安排成面對導(dǎo)電層6c、6k和6d表面，以隔離膜7c插入其間。在區(qū)域II中，導(dǎo)電層9b被安排成面對導(dǎo)電層6e、6l和6f表面，以隔離膜7d插入其間。
同圖18所示的結(jié)構(gòu)比起來，圖20所示結(jié)構(gòu)中，導(dǎo)電層9a面對導(dǎo)電層6c、6k和6d處的表面積增大了。同樣，導(dǎo)電層9b面對導(dǎo)電層6e、6l和6f處的表面積也增大了。其結(jié)果是，區(qū)域I和II中的電容器的電容值增大了。
根據(jù)第九實(shí)施例的半導(dǎo)體器件，可以獲得具有同圖18所示半導(dǎo)體器件一樣的甚至更高的面積利用率的電容器。
實(shí)施例10圖21示意性地給出了根據(jù)本發(fā)明第10實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。圖21所示的半導(dǎo)體器件的結(jié)構(gòu)跟圖18所示半導(dǎo)體器件的結(jié)構(gòu)的差別在于以下幾點(diǎn)。沒有提供對應(yīng)于位線的導(dǎo)電層5a和5b。沒有提供連接于對應(yīng)于位線的導(dǎo)電層5a和5b的雜質(zhì)區(qū)2e和2h。在區(qū)域I中，導(dǎo)電層3m安排在N阱10a表面上雜質(zhì)區(qū)2d和2f之間，以柵隔離膜4m插入其間。在區(qū)域II中，導(dǎo)電層3n安排在N阱10b上雜質(zhì)區(qū)2g和2i之間，以柵隔離膜4n插入其間。
在圖21所示的結(jié)構(gòu)中，由電極層3m和N阱10a形成的電容器的電容值增大了。同樣，由導(dǎo)電層3n和N阱10b形成的電容器的電容值也增大了(因?yàn)閷?dǎo)電層面對N阱處的面積增大了)。其結(jié)果是，區(qū)域I和II中的電容器的電容值可增大。
如上所述，根據(jù)第10實(shí)施例，無需增大面積就可增大電容值，從而獲得具有優(yōu)良面積利用率的電容器。
實(shí)施例11圖22示出了根據(jù)本發(fā)明第11實(shí)施例的半導(dǎo)體器件主要部分的結(jié)構(gòu)。圖22中示出了電容元件一種典型結(jié)構(gòu)。參照圖22，在N阱10的表面處制作了高濃度N型雜質(zhì)區(qū)2x和2y。對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層6電連接于雜質(zhì)區(qū)2y。對應(yīng)于單元板層的導(dǎo)電層9被安排成面對導(dǎo)電層6的表面，以隔離膜插入其間。
導(dǎo)電層3制作在N阱10表面上雜質(zhì)區(qū)2x和2y之間，以柵隔離膜插入其間。導(dǎo)電層3電連接于導(dǎo)電層9。對應(yīng)于字線的所有導(dǎo)電層3電連接于相應(yīng)區(qū)域中對應(yīng)于單元板線的導(dǎo)電層9。于是，導(dǎo)電層3構(gòu)成一個帶有N阱10的電容器，以致由導(dǎo)電層9和6以及其間的隔離膜所形成的電容器CS以及導(dǎo)電層3、N阱10和其間的柵隔離膜所形成的電容器CW彼此并聯(lián)連接。其結(jié)果是可進(jìn)一步增大電容器的電容值。
1.連接方法1圖23示出了根據(jù)本發(fā)明第11實(shí)施例的第一連接方法。圖23所示連接電容元件的方法相當(dāng)于圖5所示電容器的結(jié)構(gòu)。對應(yīng)于單元板的導(dǎo)電層9a和9b被安排成彼此隔離。節(jié)點(diǎn)VA電連接于導(dǎo)電層9a，而節(jié)點(diǎn)VB電連接于導(dǎo)電層9b。電容器CS彼此并聯(lián)連接在導(dǎo)電層9a和N阱10之間。平行于電容器CS，由對應(yīng)于柵電極層(字線)的導(dǎo)電層3所構(gòu)成的各電容器CW彼此并聯(lián)連接。同樣，電容器CS和CW并聯(lián)連接在導(dǎo)電層9b和N阱10之間。電容器CW不是簡單地起寄生電容的作用，而確實(shí)是連接成一個并聯(lián)于電容器CS的電容器，確保了電容器電容值的增大。
2.連接方法2圖24A示出了根據(jù)本發(fā)明第11實(shí)施例的第二連接方法。示于圖24A的連接方法相當(dāng)于圖14所示半導(dǎo)體器件的結(jié)構(gòu)。在此結(jié)構(gòu)中，對應(yīng)于單元板的導(dǎo)電層9c對所有電容元件共接。N阱10a和10b彼此隔離。N阱10a由連接于節(jié)點(diǎn)VA，而N阱10b電連接于節(jié)點(diǎn)VB。在此連接方法中，對應(yīng)于柵電極層的導(dǎo)電層3和對應(yīng)于單元板的導(dǎo)電層9c也被互連，致使電容器CW和CS彼此并聯(lián)連接在N阱10a和導(dǎo)電層9c之間以及導(dǎo)電層9c和N阱10b之間。
3.連接方法3圖24B示出了根據(jù)本發(fā)明第11實(shí)施例的第三連接方法。在圖24B所示連接方法中，對應(yīng)于單元板的導(dǎo)電層9a和9b彼此隔離，N阱10a和10b也彼此隔離。節(jié)點(diǎn)VA電連接于導(dǎo)電層9a，N阱10b電連接于節(jié)點(diǎn)VB。N阱10a通過互連連接于導(dǎo)電層9b。在這種連接方法中，對應(yīng)于字線(柵電極層)的導(dǎo)電層3和對應(yīng)于單元板的導(dǎo)電層互連，從而電容器CS和CW彼此并聯(lián)連接在導(dǎo)電層9a和N阱10a之間以及導(dǎo)電層9b和N阱10b之間。
如上所述，根據(jù)第11實(shí)施例，對應(yīng)于字線的導(dǎo)電層和對應(yīng)于單元板的導(dǎo)電層電互連，致使對應(yīng)于存儲單元電容器且位于對應(yīng)于單元板的導(dǎo)電層和用作襯底區(qū)的N阱之間的電容器，以及位于對應(yīng)于柵電極層的導(dǎo)電層和N阱之間的電容器，彼此并聯(lián)連接，從而實(shí)現(xiàn)了具有大電容值的電容器。
實(shí)施例12圖25A-25C示出了根據(jù)本發(fā)明第12實(shí)施例的半導(dǎo)體器件的等效電路。參照圖25A，彼此隔離的N阱10a和10b用對應(yīng)于位線的導(dǎo)電層5a進(jìn)行互連。對應(yīng)于位線的導(dǎo)電層5a通過如上面圖5所述的雜質(zhì)區(qū)而連接于N阱10a和10b。位線由低阻導(dǎo)體構(gòu)成(以便信號的快速傳播并減小信號幅度的損失)。因此，采用結(jié)構(gòu)跟低阻位線相同的導(dǎo)電層5a使N阱10a和10b低阻連接。其結(jié)果是，N阱10a和10b的擴(kuò)散電阻r有效地達(dá)到可忽略的數(shù)值，從而降低了連接在節(jié)點(diǎn)VA和VB之間的電容器的寄生電阻，因而電荷可隨節(jié)點(diǎn)VA和VB的電壓變化而迅速地饋送或被吸收。因此，可實(shí)現(xiàn)具有快速響應(yīng)和優(yōu)良頻率特性的去耦電容器。在圖25A中，導(dǎo)電層9a和9b彼此隔離且連接于節(jié)點(diǎn)VA和VB。各N阱可彼此隔離，也可做成一個公共阱。
在圖25B所示的結(jié)構(gòu)中，節(jié)點(diǎn)VA和VB分別電連接于N阱10a和10b。電容器CS的各個單側(cè)電極由導(dǎo)電層9c共接。N阱10a用對應(yīng)于位線的導(dǎo)電層5a通過雜質(zhì)區(qū)(未明顯地示出)互連。N阱10b也用對應(yīng)于位線的導(dǎo)電層5b通過雜質(zhì)區(qū)(未明顯地示出)連接。伴隨節(jié)點(diǎn)VA和VB的寄生電阻可被減小(由于導(dǎo)電層5a和5b分別造成的“短路”結(jié)構(gòu)，使N阱10a和10b的擴(kuò)散電阻為基本可忽略的r)，而且電荷可根據(jù)節(jié)點(diǎn)VA和VB的變化而由電容器CS迅速地吸收或饋出。
在圖25C所示的結(jié)構(gòu)中，對應(yīng)于單元板的導(dǎo)電層9a連接于節(jié)點(diǎn)VA，N阱10a通過互連15電連接于導(dǎo)電層9b。N阱10b電連接于節(jié)點(diǎn)VB。N阱10a和對應(yīng)于位線的導(dǎo)電層5a通過未示出的雜質(zhì)區(qū)而并聯(lián)連接。對應(yīng)于位線的導(dǎo)電層5b通過未示出的雜質(zhì)區(qū)而電連接于N阱10b。在這一結(jié)構(gòu)中，N阱10a和10b的擴(kuò)散電阻可用導(dǎo)電層5a和5b減小到基本上可忽略，以致伴隨電荷運(yùn)動的RC延遲可明顯地減小，從而可實(shí)現(xiàn)在快速響應(yīng)方面優(yōu)良的、具有改進(jìn)了的頻率特性的電容器。
如上所述，根據(jù)本發(fā)明第12實(shí)施例，N阱用對應(yīng)于位線的導(dǎo)線通過規(guī)定距離處的雜質(zhì)區(qū)連接，N阱的擴(kuò)散電阻和相應(yīng)的傳播電荷中的RC延遲基本上可忽略，從而實(shí)現(xiàn)可高速響應(yīng)的具有優(yōu)良頻率特性的電容器。
實(shí)施例13圖26示出了根據(jù)本發(fā)明第13實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。參照圖26，多個電容元件(在圖中以O(shè)表示)被安排在一個由行和列組成的矩陣中。電容元件的結(jié)構(gòu)相似于DRAM存儲單元。作為字線的導(dǎo)電層30a-30n對應(yīng)于電容元件的各個行排列。作為位線的導(dǎo)線50a-50f沿列的方向排列。由于電容元件相似于存儲單元而排列，導(dǎo)電層如位線就成對排列。電容元件對應(yīng)于成對(諸如導(dǎo)電層50a和50b)導(dǎo)電層和每個對應(yīng)于字線的導(dǎo)線30a-30l之間的交點(diǎn)而安排。對應(yīng)于字線的導(dǎo)電層30a-30f用諸如鋁之類的低阻材料構(gòu)成的互連56a和56b在反面進(jìn)行互連?；ミB56a被電連接于公共節(jié)點(diǎn)52a。對應(yīng)于字線的導(dǎo)電層30g-30l用低阻鋁構(gòu)成的互連56c和56d在面進(jìn)行互連?；ミB56c電連接于公共節(jié)點(diǎn)52b。
作為單元板的導(dǎo)電層9a對應(yīng)于對應(yīng)字線的導(dǎo)電層30a-30f而排列。作為單元板的導(dǎo)電層9b對應(yīng)于導(dǎo)電層30g-30l而排列。導(dǎo)電層9a和9b彼此隔離。導(dǎo)電層9a電連接于節(jié)點(diǎn)55a。節(jié)點(diǎn)52a和55a用低阻互連57a進(jìn)行互連。導(dǎo)電層9b互連至節(jié)點(diǎn)55b，節(jié)點(diǎn)55b通過低阻互連57b電連接于公共節(jié)點(diǎn)52b。
圖26所示的結(jié)構(gòu)在電學(xué)上等效于圖25A所示的電路。借助于將電容元件安排在行和列組成的矩陣中，可用小的占據(jù)面積有效地安排大量的電容元件，以實(shí)現(xiàn)具有優(yōu)良面積利用率的電容器。這樣，對應(yīng)于字線的導(dǎo)電層30a-30l電連接于作為單元板的相應(yīng)導(dǎo)電層9a和9b，致使由導(dǎo)電層30a-30l和襯底區(qū)(N阱)所形成的電容器被額外地平行提供，從而增大了電容值。電容器的電極節(jié)點(diǎn)根據(jù)實(shí)現(xiàn)圖25A-C中不同等效電路來恰當(dāng)?shù)囟ㄎ弧?br> 當(dāng)實(shí)現(xiàn)圖25B和C等效電路時，對應(yīng)于位線的導(dǎo)電層50a-50f根據(jù)導(dǎo)電層9a和9b而被分割且彼此隔離。
如上所述，根據(jù)本發(fā)明第13實(shí)施例，電容元件安排在矩陣中，對應(yīng)于字線的導(dǎo)電層被電互連，且對應(yīng)于字線的導(dǎo)電層的互連節(jié)點(diǎn)被電連接于相應(yīng)的作為單元板的導(dǎo)電層，致使對應(yīng)于字線的導(dǎo)電層能夠以電容元件的形式得到利用，而且可完成具有優(yōu)良面積利用率的電容器。此外，借助于將電容元件安排在行和列組成的矩陣中，可有效地安排多個電容元件。
實(shí)施例14圖27示出了根據(jù)本發(fā)明第14實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。參照圖27，用作字線的導(dǎo)電層30a-30g對應(yīng)于對應(yīng)單元板的導(dǎo)電層9a而安排，而作為字線的導(dǎo)電層30h-30n對應(yīng)于作為單元板的導(dǎo)電層9b而安排。導(dǎo)電層30a-30g用例如鋁構(gòu)成的低阻互連50a進(jìn)行互連?；ミB56a電連接于公共節(jié)點(diǎn)52a。導(dǎo)電層30h-30n用低阻互連56c進(jìn)行互連?；ミB56c電連接于公共節(jié)點(diǎn)52b。導(dǎo)電層9a和9b彼此隔離。對應(yīng)于位線的導(dǎo)電層50a-50f沿垂直于導(dǎo)電層30a-30g的方向排列。對應(yīng)于位線的導(dǎo)電層50g-50l沿垂直于導(dǎo)電層30h-30n的方向排列。導(dǎo)電層50a-50l用低阻互連58a和58b在反面進(jìn)行互連。導(dǎo)電層9a連接于節(jié)點(diǎn)55a，而55a依次又通過低阻互連57a連接于公共節(jié)點(diǎn)52a。導(dǎo)電層9b電連接于節(jié)點(diǎn)55b，而55b依次又通過低阻互連57b電連接于公共節(jié)點(diǎn)52b。
各組導(dǎo)電層50a-50f和50e-50l只在一個阱區(qū)中延伸。即使在導(dǎo)電層50a-50l中的一個中產(chǎn)生了噪音，此噪音也被彌散，因而整個噪音被吸收，以致能實(shí)現(xiàn)高效除噪音的電極結(jié)構(gòu)。圖27所示的安排相當(dāng)于圖25A所示的連接方法(在圖25A中未示出由對應(yīng)于字線的導(dǎo)電層所構(gòu)成的電容器CW)。如果對應(yīng)于位線的導(dǎo)電層也被分割，則互連58a和58b按分割導(dǎo)電層9a和9b的方法而分割。電容元件的安排跟圖26所示的相同。
如上所述，根據(jù)第14實(shí)施例，電容元件安排在行和列組成的矩陣中，且對應(yīng)于字線的導(dǎo)電層電共接于作為單元板的相應(yīng)導(dǎo)電層，從而使用作字線的導(dǎo)電層能以電容器的形式得到利用，而且以小的占據(jù)面積可獲得大電容值。
實(shí)施例15圖28A示出了根據(jù)本發(fā)明第15實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，而圖28B是表示圖28A所示半導(dǎo)體器件的工作的波形圖。參照圖28A，半導(dǎo)體器件包含連接在輸入節(jié)點(diǎn)100和內(nèi)部節(jié)點(diǎn)99之間的電容器C、連接在內(nèi)部節(jié)點(diǎn)99和地節(jié)點(diǎn)之間的二極管D1、以及連接在內(nèi)部節(jié)點(diǎn)99和輸出節(jié)點(diǎn)101之間的二極管D2。上述第一到第14實(shí)施例所述的電容器被用作電容器C。更具體地說，多個結(jié)構(gòu)跟存儲單元電容器相同的電容器Ca和Cb被串聯(lián)連接。每個電容器Ca和Cb可由多個電容元件或由一個電容元件構(gòu)成。二極管D1的陽極連接于內(nèi)部節(jié)點(diǎn)99，而陰極連接于地節(jié)點(diǎn)。二極管D2的陰極連接于內(nèi)部節(jié)點(diǎn)99，而陽極連接于輸出節(jié)點(diǎn)101。以下將參照圖28B所示的工作波形來描述半導(dǎo)體器件的工作。
來自未示出的信號源的時鐘信號Φ以預(yù)定的脈寬和周期在地電位VSS(0V)和電源電壓VCC之間改變。當(dāng)時鐘信號Φ升向高電平時，借助于電容器C的電荷激勵工作，內(nèi)部節(jié)點(diǎn)99的電位上升。內(nèi)部節(jié)點(diǎn)99的電位超過輸出節(jié)點(diǎn)101的電位，二極管D2進(jìn)入反偏壓狀態(tài)，從而達(dá)到關(guān)斷態(tài)。二極管D1被變成導(dǎo)通，從而使內(nèi)部節(jié)點(diǎn)99的電位降到VF的電平(此處VF表示二極管D1和D2的正向壓降)。
當(dāng)時鐘信號Φ降到低電平(0V)時，借助于電容器C的電荷激勵工作，內(nèi)部節(jié)點(diǎn)99的電位VF被降到VF-VCC的電平。此時，二極管D2被導(dǎo)通，且正電荷從輸出節(jié)點(diǎn)101流到內(nèi)部節(jié)點(diǎn)99，從而降低了輸出節(jié)點(diǎn)101的電壓VBB。當(dāng)輸出節(jié)點(diǎn)101和內(nèi)部節(jié)點(diǎn)99之間的電位差達(dá)到VF時，二極管D2被關(guān)斷。時鐘信號Φ再一次升至高電平，內(nèi)部節(jié)點(diǎn)99的電位升高并被二極管D1箝位于VF的電壓水平。重復(fù)上述操作，輸出節(jié)點(diǎn)101的電壓VBB被降到-VCC＋2VF的電平。
這一電壓電平是負(fù)的。負(fù)的電壓VBB被加于DRAM中的存儲陣列部分的襯底區(qū)并用作偏置電壓。在其中負(fù)電壓VBB傳送到未選定的字線的一種結(jié)構(gòu)，可用來防止字線的誤選。這種電路被單片提供在DRAM中。因此希望獲得盡可能小的占據(jù)面積。由電容器C注入的電荷的數(shù)量(電荷激勵比)正比于其電容值。于是，利用上面第一到第14實(shí)施例所述的以小的占據(jù)面積而具有大電容值的電容器C，能夠以小的占據(jù)面積實(shí)現(xiàn)用來有效地產(chǎn)生所需電壓電平的負(fù)電壓VBB的負(fù)電壓發(fā)生電路。
實(shí)施例16圖29A示出了根據(jù)本發(fā)明第16實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，而圖29B示出了圖29A所示半導(dǎo)體器件的工作波形。參照圖29A，電容器C連接在輸入節(jié)點(diǎn)100和內(nèi)部節(jié)點(diǎn)102之間，二極管D3連接在電源節(jié)點(diǎn)VCC和內(nèi)部節(jié)點(diǎn)102之間，而二極管D4連接在內(nèi)部節(jié)點(diǎn)102和輸出節(jié)點(diǎn)103之間。二極管D3的陽極連接于電源節(jié)點(diǎn)VCC，而陰極連接于內(nèi)部節(jié)點(diǎn)102。二極管D4的陽極連接于內(nèi)部節(jié)點(diǎn)102，而陰極連接于輸出節(jié)點(diǎn)103。上面第一到第14實(shí)施例中任何一個實(shí)施例所述的電容器被用作電容器C。示意性地示出了二個串聯(lián)連接的電容器Ca和Cb。以下將參照表明其工作波形的圖29B來描述圖29A所示的半導(dǎo)體器件的工作。
當(dāng)時鐘信號Φ處于低電平時，內(nèi)部節(jié)點(diǎn)102的電位也降至低電平。此時，二極管D3被導(dǎo)通，且內(nèi)部節(jié)點(diǎn)102被二極管D3箝位在VCC-VF的電壓水平(其中VF表示二極管D3和D4的正向壓降)。此時，內(nèi)部節(jié)點(diǎn)102的電壓電平低于輸出節(jié)點(diǎn)103的電壓電平VPP，因此，二極管D4處于關(guān)斷態(tài)。當(dāng)時鐘信號Φ升至高電平時，內(nèi)部節(jié)點(diǎn)102的電壓電平升至2VCC-VF的電壓電平，從而使二極管D4導(dǎo)通。其結(jié)果是，正電荷從內(nèi)部節(jié)點(diǎn)102流到輸出節(jié)點(diǎn)103，且電壓VPP的電壓電平上升。當(dāng)內(nèi)部節(jié)點(diǎn)102的電壓電平達(dá)到VPP＋VF時，二極管D4被關(guān)斷。當(dāng)時鐘信號Φ再次達(dá)到低電平時，節(jié)點(diǎn)102的電位電平被電容器C的電荷激勵操作降低并由二極管D3預(yù)充電到VCC-VF電壓電平。當(dāng)時鐘信號Φ的電壓電平再次上升時，內(nèi)部節(jié)點(diǎn)102的電壓電平被電容器C的電荷激勵操作升高。通過上述操作的重復(fù)，來自輸出節(jié)點(diǎn)的電壓VPP上升到2VCC-2VF的電壓電平。
電壓VPP高于電源電壓VCC并被用來形成在DRAM中選定字線上傳送的字線驅(qū)動信號。此電壓也被用來產(chǎn)生連接控制信號以便將選定區(qū)段中的位線對連接到諸如共用讀出放大器結(jié)構(gòu)之類的其它結(jié)構(gòu)的讀出放大器上。這種用來產(chǎn)生高電壓VPP的電路以單片形式提供。因此，要求占據(jù)面積小的高電壓發(fā)生電路。高電壓發(fā)生電路利用電容器C的電荷激勵操作。一個時鐘信號周期中引入的電荷數(shù)量正比于電容器C的電容值。于是，利用上面第一到第14實(shí)施例所述的任何一種電容器，能夠有效地引入電荷，且能實(shí)現(xiàn)可快速產(chǎn)生穩(wěn)定的高電壓VPP的占據(jù)面積小的高電壓發(fā)生電路。
實(shí)施例17圖30A示出了根據(jù)本發(fā)明第17實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，圖30B是表明圖30A所示半導(dǎo)體器件工作的信號波形圖。參照圖30A，此半導(dǎo)體器件包含用來緩沖加于信號輸入節(jié)點(diǎn)104的控制信號(時鐘信號Φ1)并將此信號傳送到內(nèi)部節(jié)點(diǎn)106的緩沖器B1、用來緩沖加于信號輸入節(jié)點(diǎn)105的控制信號Φ2(時鐘信號)并將此信號經(jīng)由電容器C傳送到內(nèi)部節(jié)點(diǎn)106的緩沖器B2、以及連接在輸出節(jié)點(diǎn)107和地節(jié)點(diǎn)之間的負(fù)載電容CL。電容器C具有上面第一到第14實(shí)施例中任何一個所述的電容器的結(jié)構(gòu)?，F(xiàn)將參照圖30B的信號波形圖來描述其工作。
當(dāng)加于信號輸入節(jié)點(diǎn)104的控制信號Φ1升至高電平電源電壓VCC電平時，節(jié)點(diǎn)106的電位被緩沖器B1提高，且電容CL被充電到電源電壓VCC電平?？刂菩盘枽?此時仍處于低電平。隨后，當(dāng)時鐘信號Φ2升至高電平時，處于電源電壓VCC電平的信號從緩沖器B2被加到電容器C。電容器C根據(jù)來自緩沖器B2的高電平信號而執(zhí)行電荷激勵操作以提高節(jié)點(diǎn)10b的電位。饋?zhàn)噪娙萜鰿的電荷被提供給負(fù)載電容CL。其結(jié)果是，輸出節(jié)點(diǎn)107的信號Φp的電壓電平被進(jìn)一步提高到超過電源電壓VCC電平。用下式可得到此電壓電平。電荷C·V由電容器C注入到節(jié)點(diǎn)106。節(jié)點(diǎn)106(輸出節(jié)點(diǎn)107)的電容等于C＋CL。因此，由注入電荷C·V造成的節(jié)點(diǎn)106(即107)的電位增量ΔV可如下從電荷守恒定律得到C·V＝ΔV(CL＋C)因此，ΔV＝C·VCC/(CL＋C)當(dāng)控制信號Φ1和Φ2降至低電平時，輸出節(jié)點(diǎn)107的電位降至地電位電平的低電平。加自輸出節(jié)點(diǎn)107的信號Φp被用作例如增強(qiáng)字線信號(當(dāng)選定字線的電壓電平達(dá)到高電平時，用來進(jìn)一步提高字線電位)。電容器C的電容值越大，增壓電壓水平就越高。同樣在這種用來產(chǎn)生控制信號Φp的電路中，利用第一至第14實(shí)施例的電容器C作為電容器C，也可以用小的占據(jù)面積實(shí)現(xiàn)用來產(chǎn)生所需電壓水平的控制信號Φp的電壓增壓電路。
實(shí)施例18圖31A示出了根據(jù)本發(fā)明第18實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，而圖31B是表明圖31A的半導(dǎo)體器件的工作的信號波形圖。參照圖31A，此半導(dǎo)體器件包含連接在接收控制信號Φ3的輸入節(jié)點(diǎn)110和內(nèi)部節(jié)點(diǎn)112之間的電容器C；連接在電源節(jié)點(diǎn)VCC和內(nèi)部節(jié)點(diǎn)112之間的二極管連接的n溝MOS晶體管NQ1；其一個導(dǎo)電節(jié)點(diǎn)連接于內(nèi)部節(jié)點(diǎn)112、柵連接于接收控制信號Φ4的節(jié)點(diǎn)，而其它導(dǎo)電節(jié)點(diǎn)，連接于輸出節(jié)點(diǎn)113的p溝MOS晶體管PQ1；以及其一個導(dǎo)電節(jié)點(diǎn)連接于輸出節(jié)點(diǎn)113、柵連接于控制信號輸入節(jié)點(diǎn)111、而其它導(dǎo)電節(jié)點(diǎn)被耦合以接收地電位的n溝MOS晶體管NQ2。
負(fù)載電容CL提供在輸出節(jié)點(diǎn)113和地節(jié)點(diǎn)之間。MOS晶體管NQ1在其柵及漏處接收電源電壓VCC。MOS晶體管PQ1和NQ2構(gòu)成倒相器，且以地電壓和內(nèi)部節(jié)點(diǎn)112上的電壓作為二個工作電源電壓而工作?，F(xiàn)參照圖31B的工作波形圖來描述圖31A所示半導(dǎo)體器件的工作。
當(dāng)時鐘信號Φ3處于低電平時，內(nèi)部節(jié)點(diǎn)112被MOS晶體管NQ1充電到VCC-VTN的電壓水平，其中VTN是MOS晶體管NQ1的閾值電壓。當(dāng)控制信號Φ4處于高電平的電源電壓VCC電平時，MOS晶體管PQ1被關(guān)斷(VCC＞VCC-VTN)，MOS晶體管NQ2被開啟，來自輸出節(jié)點(diǎn)113的控制信號Φp處于低電平。
當(dāng)控制信號Φ4從高電平降到低電平時，MOS晶體管NQ2被關(guān)斷，而MOS晶體管PQ1被開啟。其結(jié)果是，輸出節(jié)點(diǎn)113通過MOS晶體管PQ1被充電，而控制信號Φp升至內(nèi)部節(jié)點(diǎn)112上電壓的VCC-VTN電平。然后，當(dāng)控制信號Φ3升至電源電壓VCC電平的高電平時，內(nèi)部節(jié)點(diǎn)112的電壓電平被電容器C的電荷激勵操作提高到2VCC-VTN。內(nèi)部節(jié)點(diǎn)112上的電位增量通過MOS晶體管PQ1被傳送到輸出節(jié)點(diǎn)113。
MOS晶體管NQ1處于關(guān)斷態(tài)(因?yàn)閮?nèi)部節(jié)點(diǎn)112的電壓電平超過了電源電壓VCC)，而輸出節(jié)點(diǎn)113的控制信號Φp的電壓電平被通過MOS晶體管PQ1加自內(nèi)部節(jié)點(diǎn)112的電荷提高了。控制信號Φp的電壓電平增量決定于電容器C和CL的電容值?？刂菩盘枽祊被增加的電壓電平是電容C和CL彼此電荷電位相等時的電壓電平。因此，同第17實(shí)施例相似，電容器CL的電荷電位，亦即控制信號Φp的電壓電平被控制信號Φ3提高了C·VCC/(CL＋C)。
當(dāng)控制信號Φ4升至電源電壓VCC時，MOS晶體管NQ2被開啟，電容器CL的電荷電位被放電，而控制信號Φp降至地電壓電平的低電平?；蚩刂菩盘枽?此時仍處于高電平且內(nèi)部節(jié)點(diǎn)112的電壓電平超過電源電壓VCC，則MOS晶體管PQ1被開啟。此時，電荷從內(nèi)部節(jié)點(diǎn)112通過MOS晶體管PQ1和NQ2放電到地節(jié)點(diǎn)，從而降低內(nèi)部節(jié)點(diǎn)112的電壓電平。當(dāng)控制信號Φ3降至地電壓電平的低電平時，內(nèi)部節(jié)點(diǎn)112的電壓電平也降至地電壓電平，從而MOS晶體管PQ1被完全關(guān)斷。此時，內(nèi)部節(jié)點(diǎn)112被MOS晶體管NQ1充電到電壓電平VCC-VTN。
圖31A所示的半導(dǎo)體器件被用作根據(jù)控制信號Φ3和Φ4產(chǎn)生只在預(yù)定周期中達(dá)到增壓電平的高電平的控制信號的電路。這種電路被用在產(chǎn)生用來連接公用讀出放大器裝置中的讀出放大器和位線的控制信號或字線驅(qū)動信號的部位。在圖31A所示的增壓電路中，內(nèi)部節(jié)點(diǎn)112的電壓電平被電容器C的電荷激勵操作提高。為了產(chǎn)生所需電壓電平的增壓控制信號Φp，希望電容器C的電容值較大。利用上面第一到第14實(shí)施例所述的電容器(以Ca和Cb注明)作為電容器C，用小的占據(jù)面積可實(shí)現(xiàn)大電容值的電容器，致使可用小的占據(jù)面積實(shí)現(xiàn)用來產(chǎn)生所需電壓電平的增壓控制信號的增壓電路。
實(shí)施例19圖32示出了根據(jù)本發(fā)明第19實(shí)施例的半導(dǎo)器件的結(jié)構(gòu)。參照圖32，焊盤160連接于電容器Ca和Cb之間的連接節(jié)點(diǎn)150。電容器Ca和Cb串聯(lián)連接在電極節(jié)點(diǎn)VA和VB之間。電容器Ca和Cb是第一到第14實(shí)施例所述的電容器。
即使電容器Ca和Cb中之一沒有正常地形成隔離膜而導(dǎo)致介電擊穿而且一個電容器是處于電短路狀態(tài)，倘若加于電極節(jié)點(diǎn)VA和VB的電壓低且在其它電容器中未發(fā)生介電擊穿，則串聯(lián)連接的電容器Ca和Cb組也可起到一個電容器的作用。但其它的正常電容器的電壓是二倍于設(shè)計規(guī)格中正常所加的電壓。其結(jié)果是，在實(shí)際使用中隨著時間的推移在其它正常電容器中出現(xiàn)了介電擊穿(與時間有關(guān)的介電擊穿)。為了防止這種有缺陷的電容器作為產(chǎn)品而發(fā)運(yùn)，需要考察半導(dǎo)體器件的可靠性。借助于提供焊盤160以在發(fā)貨之前檢測電容器Ca和Cb的這種隔離失效，改善了產(chǎn)品的可靠性。
圖33A和33B用來描述半導(dǎo)體器件的測試方法。參照圖33A，用探針通過安培表162將中間電壓(VCC/2)加于焊盤160。電源電壓VCC和地電壓VSS分別加于電極節(jié)點(diǎn)VA和VB。若電容器Ca出現(xiàn)隔離失效(介電擊穿)而電容器Cb工作正常，則電流從電極節(jié)點(diǎn)VA經(jīng)由內(nèi)部節(jié)點(diǎn)150和焊盤160流到中間電壓發(fā)生器。相反，若電容器Ca工作正常而電容器Cb出現(xiàn)失效，則電流經(jīng)由安培表162、焊盤160和內(nèi)部節(jié)點(diǎn)150流到電極節(jié)點(diǎn)VB。于是，若只有一個電容器失效(擊穿)，借助于觀察流過安培表162的電流的符號，就可確定失效的電容器。引起超過預(yù)定值的電流流過安培表162的那些電容器都遭受了介電擊穿并確定為廢品。
接著，將電源電壓VCC加于電極節(jié)點(diǎn)VA和VB。如果電容器Ca和Cb中至少有一個失效，則電流從內(nèi)部節(jié)點(diǎn)150經(jīng)由焊盤160流到安培表162。若測試結(jié)果有大于在上述前一測試中流過安培表162的電流流動，則二個電容器Ca和Cb都被確定為次品。
可采用另一種方法，其中先將相同的電壓(電源電壓VCC或地電壓VSS)加至電極VA和VB，若流過安培表162的電流超過預(yù)定值，則找到了失效。
圖33B示出了另一測試方法。參照圖33，在焊盤160和電極節(jié)點(diǎn)VA之間連接一個電壓表164，而在焊盤160和電極節(jié)點(diǎn)VB之間連接一個電壓表166，電源電壓VCC加于電極節(jié)點(diǎn)VA，地電壓VSS加于電極節(jié)點(diǎn)VB。若電容器Ca和Cb工作正常，則電壓表164和166各讀到電壓值VCC/2。若電容器Ca出現(xiàn)隔離失效，則內(nèi)部節(jié)點(diǎn)150的電壓超過中間電壓VCC/2。相反，若電容器Cb出現(xiàn)隔離失效，則節(jié)點(diǎn)150的電壓電平低于中間電壓VCC/2。若電壓表164和166的實(shí)測電壓V1和V2跟中間電壓VCC/2相差一個預(yù)定值或更多，半導(dǎo)體器件的電容器就被認(rèn)為是廢品。
圖34A-34D具體示出了如何連接電容器和焊盤。參照圖34A，電容器包含由制作在N阱10a和連接于電極節(jié)點(diǎn)VA的導(dǎo)電層9a之間的電容器CS構(gòu)成的電容器Ca，以及由制作在N阱10b和導(dǎo)電層9b之間的電容器CS構(gòu)成的電容器Cb。N阱10a和10b可用對應(yīng)于位線的導(dǎo)電層5a和5b進(jìn)行互連。N阱10a和導(dǎo)電層9b用互連15進(jìn)行互連?；ミB15相當(dāng)于圖32所示的內(nèi)部節(jié)點(diǎn)150。因此，在這一情況下，互連15被電連接于焊盤160。
參照圖34B，N阱10a連接于電極節(jié)點(diǎn)VA，而N阱10b電連接于電極節(jié)點(diǎn)VB。導(dǎo)電層9c為電容器Ca和Cb公用。N阱10a和10b可用對應(yīng)于位線的導(dǎo)電層5a和5b進(jìn)行互連。導(dǎo)電層5a和5b也可以不提供。在此結(jié)構(gòu)中，導(dǎo)電層9c相當(dāng)于圖32所示的內(nèi)部節(jié)點(diǎn)150。因此，導(dǎo)電層9c電連接于焊盤160。
參照圖34C，導(dǎo)電層9a連接于電極節(jié)點(diǎn)VA，而導(dǎo)電層9b連接于電極節(jié)點(diǎn)VB。N阱10a和10b彼此隔離且用對應(yīng)于位線的導(dǎo)電層5a進(jìn)行互連。因此，電容器Ca和Cb之間的連接節(jié)點(diǎn)150相當(dāng)于導(dǎo)電層5a。在此結(jié)構(gòu)中，導(dǎo)電層5a電連接于焊盤160。
參照圖34D，導(dǎo)電層9a連接于電極節(jié)點(diǎn)VA，而導(dǎo)電層9b電連接于電極節(jié)點(diǎn)VB。電容器Ca和Cb的其它電極節(jié)點(diǎn)用N阱10進(jìn)行互連。對應(yīng)于位線的導(dǎo)電層5a可連接于N阱10。也可不提供導(dǎo)電層5a。在此結(jié)構(gòu)中，N阱10相當(dāng)于電容器Ca和Cb之間的連接節(jié)點(diǎn)，且N阱10電連接于焊盤160。此處，導(dǎo)電層5a若提供的話，可如圖34D虛線所示電連接于焊盤160。
如上所述，根據(jù)本發(fā)明第19實(shí)施例，一個焊盤電連接于電容器的連接節(jié)點(diǎn)，致使能夠確認(rèn)可能出現(xiàn)隔離失效(介電擊穿)的電容器，從而改善器件的可靠性。
實(shí)施例20圖35示出了根據(jù)本發(fā)明第20實(shí)施例的半導(dǎo)體器件的主要部分的結(jié)構(gòu)。參照圖35，在電容器Ca和Cb的連接節(jié)點(diǎn)150以及外部引線端172之間安置了一個開關(guān)晶體管170，它響應(yīng)測試指示信號TEST而開啟。電容器Ca和Cb串聯(lián)連接在電極節(jié)點(diǎn)VA和VB之間。電容器Ca和Cb的結(jié)構(gòu)跟上面第一到第14實(shí)施例所示的任一電容器相同。外部引線端172為未示出的內(nèi)部電路在正常工作過程中所用，且執(zhí)行信號的輸入或輸出操作。
測試模式指示信號TEST可以直接由外部施加，也可以利用多個控制信號的工作時刻或多個控制信號的時間條件和特定的地址關(guān)鍵碼的組合來激活。
當(dāng)器件被封裝時，預(yù)定的電壓不能通過探針像第19實(shí)施例所述那樣在外部施加到焊盤160。因此，電容器Ca和Cb的連接節(jié)點(diǎn)150根據(jù)測試模式指示信號TEST而被電連接于外部引線端172。
圖36示出了如何測試根據(jù)第19實(shí)施例的半導(dǎo)體器件。電容器Ca和Cb包含在封裝件180中。為封裝件180安排了外部引線端182，172和184。外部引線端182電連接于電極節(jié)點(diǎn)VA，而外部引線端184電連接于電極節(jié)點(diǎn)VB。在測試模式中，外部引線端172連接于電容器Ca和Cb的連接節(jié)點(diǎn)150。在測試操作過程中，電源電壓VCC和地電壓VSS由測試儀190加于外部引線端182和184。一個預(yù)定電壓(中間電壓VCC/2)經(jīng)由安培表192加至外部引線端172。確定流過安培表192的電流是否超過預(yù)定值，出現(xiàn)數(shù)值等于或大于預(yù)定值的電流流動的半導(dǎo)體器件被確定為次品。電極節(jié)點(diǎn)VB可通過外部引線端184接收電源電壓VCC。在此安排中采用了相似于第19實(shí)施例的方法。
根據(jù)圖36所示的方法，在產(chǎn)品發(fā)運(yùn)之前的最終測試中，連接節(jié)點(diǎn)150可根據(jù)測試指示信號TEST被連接于外部引線端172，且用外部測試儀190來確定電容器Ca和Cb是否潛伏著或明顯地有隔離失效，致使產(chǎn)品的可靠性得以改善。
在上述第19實(shí)施例中，開關(guān)晶體管170可電連接于焊盤。
圖37A-37D具體示出了在第20實(shí)施例中如何連接開關(guān)晶體管和電容元件。參照圖37A，電容元件包含由形成在導(dǎo)電層9a和N阱10a之間的電容器CS組成的電容器Ca以及由形成在導(dǎo)電層9b和N阱10b之間的電容器CS組成的電容器Cb。導(dǎo)電層9a電連接于電極節(jié)點(diǎn)VA，而N阱10b電連接于電極節(jié)點(diǎn)VB。N阱10a通過互連15電連接于導(dǎo)電層9b。因此，在此結(jié)構(gòu)中，開關(guān)晶體管170是為互連15安排的。
參照圖37B，電容器Ca由導(dǎo)電層9c和N阱10a之間的電容器CS組成，而電容器Cb由導(dǎo)電層9c和N阱10b之間的電容器CS組成。N阱10a連接于電極節(jié)點(diǎn)VA，而N阱10b電連接于電極節(jié)點(diǎn)VB。導(dǎo)電層5a和5b可互連到N阱10a和10b。由于連接節(jié)點(diǎn)相當(dāng)于此結(jié)構(gòu)中的導(dǎo)電層9c，故開關(guān)晶體管170被電連接于導(dǎo)電層9c。
參照圖37c，電容器Ca由導(dǎo)電層9a和N阱10a之間的電容器CS組成，而電容器Cb由導(dǎo)電層9b和N阱10b之間的電容器CS組成。導(dǎo)電層9a和9b分別電連接于電極節(jié)點(diǎn)VA和VB。N阱10a和10b用導(dǎo)電層5a進(jìn)行互連。因此，連接節(jié)點(diǎn)由導(dǎo)電層5a提供，而開關(guān)晶體管170電連接于導(dǎo)電層5a。
參照圖37D，電容器Ca由導(dǎo)電層9a和N阱10之間的電容器CS組成，而電容器Cb由導(dǎo)電層9b和阱10之間的電容器CS組成。導(dǎo)電層9a和9b分別連接于電極節(jié)點(diǎn)VA和VB。N阱對電容器Ca和Cb共接。導(dǎo)電層5a可互連到N阱10。在此結(jié)構(gòu)中，N阱10或?qū)щ妼?a構(gòu)成連接節(jié)點(diǎn)，因而開關(guān)晶體管170被連接于N阱10或?qū)щ妼?a。
如上所述，根據(jù)本發(fā)明第20實(shí)施例，電容器的連接節(jié)點(diǎn)根據(jù)測試模式指示信號而選擇性地連接到外部引線端，以致即使半導(dǎo)體器件被封裝在封裝件中之后，也可以在產(chǎn)品發(fā)運(yùn)之前的最終測試中執(zhí)行電容器的隔離失效測試，導(dǎo)致半導(dǎo)體器件可靠性的改善。
雖然已詳細(xì)地描述了本發(fā)明，但顯而易見的是，這僅僅是一種舉例說明的方法而不構(gòu)成限制，本發(fā)明的構(gòu)思與范圍只受所附權(quán)利要求的限制。
權(quán)利要求
1.一種半導(dǎo)體器件，它包含具有一個和另一個電極(VA，VB)的電容器(C)，上述電容器包含串聯(lián)連接在上述一個和另一個電極之間的第一電容元件(I；Ca)和第二電容元件(II；Cb)；上述第一電容器元件(I)包含(a)第一組(I)多個第一導(dǎo)電類型的雜質(zhì)區(qū)(2d，2f，2g)，這些雜質(zhì)區(qū)彼此分隔開地排列在第一導(dǎo)電類型的第一半導(dǎo)體襯底區(qū)(10；10a)的表面處，(b)第一組(I)多個第一導(dǎo)電層(6c，6g，6d)，它們電連接于上述第一組的預(yù)定的相應(yīng)第一雜質(zhì)區(qū)，在上述第一半導(dǎo)體襯底區(qū)的表面上形成有預(yù)定的形狀而且相互分隔開，以及(c)安排成面對著上述第一組的第一導(dǎo)電層的第二導(dǎo)電層(9a)，以第一隔離膜(7c)插入二者之間，而且，上述第二電容元件(Cb；II)包含(d)第二組多個第一導(dǎo)電類型的第一雜質(zhì)區(qū)(2e-2h)，它們彼此分隔開地排列在第一導(dǎo)電類型的第二半導(dǎo)體襯底區(qū)(10，10b)的表面處，(e)第二組多個第一導(dǎo)電層(6e-6h)，它們電連接于上述第二組的預(yù)定的相應(yīng)第一雜質(zhì)區(qū)，在上述第二半導(dǎo)體襯底區(qū)的表面上形成有預(yù)定形狀而且相互分隔開，以及(f)安排成面對著上述第二組的第一導(dǎo)電層的第三導(dǎo)電層(9b)，以第二隔離膜(7d)插入二者之間。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中所述的第二導(dǎo)電層(9a)跟上述第三導(dǎo)電層(9b)相互隔離，上述第一半導(dǎo)體襯底區(qū)(10)和上述第二半導(dǎo)體襯底區(qū)(10)組成公共的襯底區(qū)，且上述第二和第三導(dǎo)電層分別電連接于上述的一個和另一個電極節(jié)點(diǎn)(VA，VB)。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中所述的第二導(dǎo)電層(9a)跟上述第三導(dǎo)電層(9b)相互隔離，上述第一和第二半導(dǎo)體區(qū)(10a，10b)彼此分隔地制作，上述第一半導(dǎo)體襯底區(qū)(10a)通過互連(15)電連接于上述第三導(dǎo)電層(9b)，且上述第二導(dǎo)電層和上述第二襯底區(qū)(10b)電連接于上述的一個和另一個電極節(jié)點(diǎn)(VA，VB)。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述的第二和第三導(dǎo)電層(9a，9b)電連接以組成一個公共的導(dǎo)電層(9)，且上述第一和第二襯底區(qū)(10a，10b)彼此電隔離且分別電連接于上述的一個和另一個電極節(jié)點(diǎn)(VA，VB)。
5.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述的多個第一導(dǎo)電層(6c-6h)為每個上述第一雜質(zhì)區(qū)(2d-2h)而安排。
6.根據(jù)權(quán)利要求1的半導(dǎo)體器件，還包含有預(yù)定形狀的第四導(dǎo)電層(3m，3n)，制作在上述半導(dǎo)體襯底區(qū)(10)的表面上的上述第一和第二組中上述多個第一雜質(zhì)區(qū)中相鄰的第一雜質(zhì)區(qū)(2d-2f；2g-2i)之間，以第四隔離膜(4m，4n)插入其間。
7.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中所述的第四導(dǎo)電層(3)被分別電連接于上述第二導(dǎo)電層(9a)的第一組第四導(dǎo)電層(3m)和電連接于上述第三導(dǎo)電層(9b)的第二組第四導(dǎo)電層(3n)。
8.根據(jù)權(quán)利要求1的半導(dǎo)體器件還包含第五導(dǎo)電層(5a)，它形成在上述第一和第二半導(dǎo)體襯底區(qū)(10；10a，10b)上，且電連接于上述多個第一雜質(zhì)區(qū)(2d-2i)中預(yù)定的第一雜質(zhì)區(qū)(2e)以便電互連各個上述第一和第二組(I，II)中的上述預(yù)定的第一雜質(zhì)區(qū)。
9.根據(jù)權(quán)利要求7的半導(dǎo)體器件，其中所述的第一雜質(zhì)區(qū)(2d-2i)安排在由行和列組成的矩陣中，且上述第四導(dǎo)電層(3；30a-30m)安排成沿行的方向延伸。
10.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中所述的第一雜質(zhì)區(qū)(2d-2i)安排在由行和列組成的矩陣中，且上述第五導(dǎo)電層(5；50a-501)安排成對應(yīng)于各個列且沿列的方向延伸。
11.根據(jù)權(quán)利要求10的半導(dǎo)體器件，還包含用來對各個上述第一和第二組(I，II)中所有上述第五導(dǎo)電層(50a-501)進(jìn)行電互連的互連(58a，58b)。
12.根據(jù)權(quán)利要求1的半導(dǎo)體器件，還包含元件隔離膜(3j，3k)，它形成在連接于上述第一組第一導(dǎo)電層的第一雜質(zhì)區(qū)(2f)和連接于上述第二組第一導(dǎo)電層的第一雜質(zhì)區(qū)(2g)之間的上述第一和第二半導(dǎo)體襯底區(qū)(10)表面處。
13.根據(jù)權(quán)利要求1的半導(dǎo)體器件，還包含時鐘專用裝置(100；B2；110)，用來將時鐘信號(Φ)加至上述一個電極節(jié)點(diǎn)，以及電壓發(fā)生裝置(D1，D2；D3，D4；B1，CL；NQ1，NQ2，PQ1)，用來根據(jù)上述另一個電極節(jié)點(diǎn)的電位而產(chǎn)生預(yù)定電位。
14.根據(jù)權(quán)利要求2的半導(dǎo)體器件，還包含電連接于上述公共半導(dǎo)體襯底區(qū)(10)的焊盤(160)。
15.根據(jù)權(quán)利要求8的半導(dǎo)體器件，還包含電連接于上述第五導(dǎo)電層(5a)的焊盤(160)。
16.根據(jù)權(quán)利要求2的半導(dǎo)體器件，還包含響應(yīng)測試模式指示信號(TE)的激活以便將上述公共半導(dǎo)體襯底區(qū)(10)電連接于外部端點(diǎn)(172)的開關(guān)元件(170)。
17.根據(jù)權(quán)利要求8的半導(dǎo)體器件，還包含響應(yīng)測試模式指示信號(TE)的激活以便將上述第五導(dǎo)電層(5a)電連接于外部端點(diǎn)(172)的開關(guān)元件(170)。
18.根據(jù)權(quán)利要求1的半導(dǎo)體器件，還包含排列在由行和列組成的矩陣中且制作在第二導(dǎo)電類型的半導(dǎo)體襯底區(qū)(1)上的多個存儲單元，且每一個的第一導(dǎo)電類型的第三和第四雜質(zhì)區(qū)(2a-2c)彼此隔離，柵電極層(3a，3b)制作在襯底區(qū)上上述第三和第四雜質(zhì)區(qū)之間，用作儲存節(jié)點(diǎn)的第六導(dǎo)電層(6a，6b)電連接于上述第三雜質(zhì)區(qū)，第七導(dǎo)電層(9)安排成面對上述第六導(dǎo)電層而以第四隔離膜(7a，7b)插入二者之間且用作接收預(yù)定電位的單元板電極，其中，所述的第一導(dǎo)電層(6c-6h)跟上述第六導(dǎo)電層一樣制作在互連層處，且所述的第二和第三導(dǎo)電層(9a，9b)跟上述第七導(dǎo)電層一樣制作在互連層處。
19.根據(jù)權(quán)利要求6的半導(dǎo)體器件，還包含多個安排在矩陣中且制作在第二導(dǎo)電類型的半導(dǎo)體襯底區(qū)(1)上的存儲單元，且每一個的第一導(dǎo)電類型的第三和第四雜質(zhì)區(qū)(2a-2c)彼此隔離，柵電極層(3a，3b)制作在襯底區(qū)上上述第三和第四雜質(zhì)區(qū)之間，用作儲存節(jié)點(diǎn)的第六導(dǎo)電層(6a，6b)電連接于上述第三雜質(zhì)區(qū)，且第七導(dǎo)電層(9)安排成面對著上述第六導(dǎo)電層以隔離膜插入二者之間并用作接受預(yù)定電壓的單元板電極層，其中上述第一導(dǎo)電層(6c-6h)跟上述第六導(dǎo)電層一樣制作在互連層處，上述第二和第三導(dǎo)電層(9a，9b)跟上述第七導(dǎo)電層一樣制作在互連層處，且上述第四導(dǎo)電層(3m，3n)跟上述柵電極層一樣制作在互連層處。
20.根據(jù)權(quán)利要求8的半導(dǎo)體器件，還包含多個安排在矩陣中且制作在第二導(dǎo)電類型的半導(dǎo)體襯底區(qū)(1)上的存儲單元，每一個的第一導(dǎo)電類型的第三和第四雜質(zhì)區(qū)(2a-2c)彼此隔離，柵電極層(3a，3b)制作在襯底區(qū)上第三和第四雜質(zhì)區(qū)之間，用作儲存節(jié)點(diǎn)的第六導(dǎo)電層(6a，6b)電連接于上述第三雜質(zhì)區(qū)，且第七導(dǎo)電層(9)安排成面對著上述第六導(dǎo)電層而以隔離膜插入二者之間并用作接收預(yù)定電位的單元板電極層，其中上述第一導(dǎo)電層(6c-6h)跟上述第六導(dǎo)電層一樣制作在互連層處，上述第二和第三導(dǎo)電層(9a，9b)跟上述第七導(dǎo)電層一樣制作在互連層處，且上述第五導(dǎo)電層(5a)跟第八導(dǎo)電層一樣制作在互連層處用作電連接于存儲單元列的位線。
21.根據(jù)權(quán)利要求3的半導(dǎo)體器件，還包含制作在上述第一半導(dǎo)體襯底區(qū)表面處且電連接于上述第三導(dǎo)電層的第一導(dǎo)電類型的第二雜質(zhì)區(qū)(11c)。
22.根據(jù)權(quán)利要求8的半導(dǎo)體器件，還包含用來對上述第一和第二組中每一組內(nèi)的上述第五導(dǎo)電層(5a，5b)進(jìn)行電互連以組成公共導(dǎo)電層(5)的互連。
23.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中上述第一組中的上述第五導(dǎo)電層(5a)跟上述第二組中的上述第五導(dǎo)電層(5b)彼此隔離。
24.根據(jù)權(quán)利要求4的半導(dǎo)體器件，還包含電連接于上述第二和第三導(dǎo)電層(9b，9a)的焊盤(160)。
25.根據(jù)權(quán)利要求4的半導(dǎo)體器件，還包含響應(yīng)測試模式指示信號的激活以便將上述第二和第三導(dǎo)電層電連接到外部引線的開關(guān)元件(170)。
26.根據(jù)權(quán)利要求2的半導(dǎo)體器件，還包含制作在公共半導(dǎo)體襯底區(qū)表面處上述第一和第二組之間的第一導(dǎo)電類型的第二雜質(zhì)區(qū)(2j)。
全文摘要
相似于DRAM存儲單元，N型雜質(zhì)區(qū)(2d-2i)制作在N阱(10)的表面處。對應(yīng)于儲存節(jié)點(diǎn)的導(dǎo)電層(6c-6d)以及對應(yīng)于單元板的導(dǎo)電層9a和9b為雜質(zhì)區(qū)(2d-2i)中的預(yù)定的雜質(zhì)區(qū)而制作。導(dǎo)電層(9a和9b)彼此直流電隔離，且分別連接于電極節(jié)點(diǎn)VA和VB。由預(yù)定數(shù)目的通過N阱并聯(lián)連接的存儲單元電容器構(gòu)成的電容器組被串聯(lián)連接。其結(jié)果是，可實(shí)現(xiàn)利用存儲單元電容器特性的具有優(yōu)良面積利用率的電容器。
文檔編號H01L27/06GK1151613SQ9611300
公開日1997年6月11日 申請日期1996年9月2日 優(yōu)先權(quán)日1995年9月4日
發(fā)明者飛田洋一 申請人:三菱電機(jī)株式會社