專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種一部分具有具一定高度的組件另一部分無該組件的半導體器件，以及這種半導體器件的制造方法，更具體地說，涉及一種層間絕緣膜在表面構形方面的結構，和這種層間絕緣膜的制造方法。
我們所知道的一部分具有具一定高度的組件另一部分無該組件的半導體器件的一個例子是以電容器堆作為存儲單元的動態(tài)隨機存取存儲器(DRAM)。DRAM器件有這樣的問題，即每個存儲單元的電容隨著器件集成度的增加和組件體積的減小而減小。解決這類問題的方法通常是提高各電容器下電極的高度，從而擴大表面積。然而，各電容器下電極的高度提高，會增大各存儲單元與各外圍電路之間的臺階，從而很難用光刻法在那些存儲單元上進行金屬互連。
LIS(大規(guī)模集成)平面化使用的方法，迄今周知的有一種是將BPSG(硼磷硅酸鹽玻璃)回流的方法。雖然這種方法能改善局部平面化，但卻不能減小DRAM器件中單元板與外周表面之間的一定臺階，因此，存儲單元與外圍電路之間的臺階很大的半導體器件具有這樣的缺點光刻處理的精確度差，這是因為臺階大以致不能滿足光刻聚焦邊緣的要求。為對球面構形進行平面化，各種半導體器件制造工藝中最近采用了一種叫做CMP(化學機械拋光)的拋光法。
下面談談用CMP法制造出來的DRAM器件的一般結構和制造這種DRAM器件的方法。
附圖的

圖1(a)至圖1(c)和圖2示出了制造層疊或DRAM存儲器的一般連續(xù)工序中存儲器的片段剖面。
從圖1(a)中可以看到，P型硅基片1的存儲單元區(qū)上形成有具柵極2的n型MOS(金屬氧化物半導體)晶體管，P型硅基片1的外圍電路區(qū)上形成有CMOS(互補金屬氧化物半導體)晶體管。MOS晶體管和CMOS晶體管的制造方法和常規(guī)半導體器件的制造方法同，因此下面不再說明。CMOS晶體管形成之后，在至此已形成的表面淀積約400nm厚的第一層間SiO2絕緣膜3。接著，用光刻法和干蝕刻法在存儲單元的單元節(jié)點上形成一個電容接觸孔4。這時，基片1外圍電路區(qū)上的絕緣膜約400nm厚。接著，令多晶硅膜在層間絕緣膜3上長成約500nm的厚度，再將其制成下電容電極的形狀。
這之后，將多晶規(guī)膜摻以磷以形成導電多晶硅的下電容電極5。接著用低壓CVD(化學汽相淀積)法先后在下電容電極5上淀積電容絕緣膜6，在如此形成的表面上生長出約300nm厚的多晶硅膜。多晶硅膜摻以磷以形成n型多晶硅膜。
n型多晶硅膜用光刻法和干蝕刻法制成平板電極的形狀。這時，存儲單元區(qū)與外圍電路區(qū)之間的臺階高度等于或大于800nm。
接著，如圖1(b)中所示，用低壓CVD法或者常壓CVD法在如此形成的表面上長出約1.5μm厚的BPSG膜9，然后使其回流。
接著用CMP機拋光BPG膜9，直到存儲單元電容電極上的BPSG剩下約400nm的厚度為止。現(xiàn)在，整個表面完全平面化，從而使存儲單元區(qū)與外圍電路區(qū)之間的任何臺階G基本上沒有了。這時，外圍電路區(qū)上的BPSG膜剩下約1.2μm的厚度，因而基片上絕緣膜的厚度約為1.6μm。
接著，如圖2中所示，用光刻法和干蝕刻法在外圍電路區(qū)的規(guī)定位置開直徑約0.6μm的互連接觸孔11。由于互連接觸孔11深1.6μm左右，因而其深寬比約為2.7。接著，用濺射法淀積一層鋁層，再用光刻法和干蝕刻法將其蝕刻成一定的形狀，形成鋁互連12。這樣，DRAM器件就制成圖2所示的樣子。
附圖3示出了DRAM器件在開出互連接觸孔之前的另一種常規(guī)結構。在圖3所示的常規(guī)結構的情況下，存儲單元電容器形成之后，形成SiO2膜13，將電容器表面覆蓋住，再在SiO2膜13上淀積BPSG膜9。SiO2膜13和BPSG膜9組成雙層膜結構，用作第二層間絕緣膜10。BPSG膜9淀積成在約1.3μm的厚度之后用CMP加以平面化。
在圖2所示的上述外圍電路中，由于互連接觸孔11的深度比非常大，鋁臺階覆蓋情況差，因而使接觸電阻提高，從而在極壞的情況下可能會引起接觸不良。若互連接觸孔中形成有TiN、Ti之類的金屬阻擋層，從而增加了接觸電阻和連接處的漏泄。減小平板電極7上層間絕緣膜的厚度可以將上述缺點減少到一定的程度。然而，減小層間絕緣膜的厚度并不足以改善外圍電路區(qū)中互連接觸孔11的深度比，而且還會引起另一個問題，即降低存儲單元區(qū)的電介質擊穿電壓。
即使當?shù)诙娱g絕緣膜為圖3所示的SiO2膜13和BPG膜9組成的雙層膜結構時，若CMP加工出的絕緣膜是單層的，則存儲單元區(qū)與外圍電路區(qū)之間的臺階G在CMP加工之后也完全沒有了。因此，圖3所示的結構具有單元BPSG膜組成的層間絕緣同樣的缺點。
對存儲單元區(qū)與外圍電路區(qū)之間有大臺階的半導體器件要其易于在存儲單元區(qū)和外圍電路區(qū)(主要是光刻的聚焦范圍)進行金屬互連方面和接觸孔中金屬互連的臺階覆蓋面方面作出協(xié)調。因此，為高產(chǎn)率地生產(chǎn)高度可靠的半導體器件，必須使平面化和接觸孔的深度達到最佳情況。
因此，本發(fā)明的目的是優(yōu)化半導體器件的平面化和接觸孔的深度。
按照本發(fā)明，本發(fā)明提供的半導體器件分為兩部分，第一部分具有具一定高度的組件，第二部分沒有具一定高度的組件，第一部分有一個層間絕緣膜，最上面的絕緣膜為第一層間膜，第二部分的層間絕緣膜由第一層間膜和第二層間膜組成，第二層間膜直接敷在第一層間膜上，其化學機械拋光率大于第一層間膜，第一部分層間絕緣膜的表面高于第二部分的層間絕緣膜。本發(fā)明還提供了制造半導體器件的一種方法，該方法包括下列工序；在第一部分具有具一定高度的組件、第二部分沒有具一定高度的組件的半導體基片上形成第一層間膜；在第一層間膜上形成第二層間膜，第二層間膜的化學機械拋光率大于第一層間膜；用化學機械拋光法對第一和第二層間膜進行拋光，使第二層間膜完全從第一部分清除掉，第二層間膜部分留在第二部分上。
從下面參看附圖所作的說明中可以清楚了解本發(fā)明的上述和其它目的、特點和優(yōu)點。附圖舉例說明了本發(fā)明的一些最佳實施例。
圖1(a)至圖1(c)是一常規(guī)半導體器件一般制造過程的片段剖視圖。
圖2是用圖1(a)至圖1(c)所示的一般工藝制造出的常規(guī)半導體器件的片段剖視圖。
圖3是另一半導體器件的片段剖視圖。
圖4是本發(fā)明第一實施例半導體器件的片段剖視圖。
圖5(a)至圖5(d)是本發(fā)明第一實施例制造半導體器件的過程的片段剖視圖。
圖6是本發(fā)明第二實施例的半導體器件的片段剖視圖。
在所有視圖中，同樣或相應的部件用同樣或相應的編號表示。
圖4示出了本發(fā)明的第一實施例以層疊式電容器件作為半導體器件的DRAM器件的片段剖面。
在存儲單元區(qū)，n型MOS晶體管作為傳輸柵的柵極2在P型硅基片1上形成，兩者之間夾有柵絕緣膜，SiO2等之類制成的第一層間絕緣膜3將柵絕緣膜覆蓋住。第一層間絕緣膜3有一個電容接觸孔4，形成DRAM單元節(jié)點的n型擴散層(圖中未出)的表面即從孔4露出。第一層間絕緣膜3上形成有下電容電極5，通過電容接觸孔4與單元節(jié)點連接。電容絕緣膜6將下電容電極5的表面覆蓋住，其上形成有平板電極7。下電容電極5、電容絕緣膜6和平板電極7共同構成存儲單元的存儲電容器。
在外圍電路區(qū)，形成有CMOS(圖中未示出)，其表面為第一層間絕緣膜3所覆蓋。第二層間絕緣膜10將第一層間絕緣膜3和存儲電容器都覆蓋住。第二層間絕緣膜10是單層膜結構，構成存儲單元區(qū)的NSG(非摻雜的硅酸鹽玻璃)膜，又是雙層膜結構，構成外圍電路區(qū)的NSG膜8和BPSG膜9。第二層間絕緣膜10是依次淀積NSG膜8和BPSG膜9然后用CMP將BPSG膜9拋光形成的。在存儲單元區(qū)，BPSG膜9用CMP完全拋光。在外圍電路區(qū)，BPSG膜9用CMP拋光使其一部分留在NSG膜8上。經(jīng)拋光處理后，存儲單元區(qū)與外圍電路區(qū)之間的臺階G的尺寸約為下電容電極5的高度與板極7厚度的總和(約為0.8μm)的一半(約為0.4μm)。
外圍電路區(qū)有個互連接觸孔11通過第二層間絕緣膜10和第一層間絕緣膜3，以該兩層絕緣膜為界。鋁互連件12在第二層間絕緣膜10上形成，通過互連接觸孔11與基片1上的擴散層保持接觸。鑒于半導體基片上絕緣膜的總厚度如上所述減小了，因而減小了互連接觸孔11的深度比，從而使鋁互連件12的臺階覆蓋范圍比傳統(tǒng)結構的有所改進。
存儲單元區(qū)還有一個互連接觸孔和一個通孔在所示部分外開設，還有一個鋁互連件通過該互連接觸孔和通孔與下電容層連接。
下面參看圖5(a)至圖5(d)說明圖4所示DRAM器件的制造過程。
按一般制造常規(guī)半導體器件的方法相同的方式在P型硅基片1上形成CMOS晶體管。CMOS晶體管形成之后，用CVD在至此已形成的表面上淀積大約400nm厚的SiO2第一層間絕緣膜，如圖5(a)所示。這之后用光刻法和干蝕刻法在DRAM器件的單元節(jié)點上開電容接觸孔4。接著，用低壓CVD在層間絕緣膜3上長出約500nm厚的多晶硅膜，再用光刻法和干蝕刻出一定形狀的圖形。
然后在擴散爐中，在POCl3氣體的氣氛中將多晶硅膜摻以約1019厘米-3濃度的磷，制取導電多晶硅的下電容電極5。接著，在整個表面生長厚約4nm的Si3N4膜，再在蒸汽氣氛中在900℃下進行氧化，從而形成高度防漏泄的電容絕緣膜6。這之后，用低壓CVD在Si3N4膜上生長出厚約300nm的多晶硅膜，再以制取下電容電極5同樣的方式摻以約1019厘米-3濃度的磷，形成n型多晶硅膜。接著，用光刻法和干蝕刻法將n型多晶硅膜在平板電極7上制成一定形狀的圖形。這時，存儲單元區(qū)與外圍電路區(qū)之間的臺階高度等于或大于800nm。
接著，如圖5(b)中所示，用低壓CVD或常壓CVD在至此形成的表面上生長出厚約600nm的NSG薄膜8，再在N2氣氛中在850℃下退火20分鐘硬化處理。接下去，如圖5(c)中所示，用低壓CVD或常壓CVD在至此已形成的表面上生長出厚約1.0μm的BPSG膜9，再在N2氣氛中于900℃下退火10分鐘以便進行回流。
接著，用CMP機對BPSG膜9和NSG膜8進行拋光，直到存儲電容器上NSG膜的厚度剩下400nm左右為止。在存儲單元區(qū)中，BPSG膜9的拋光厚度為1.0μm，NSG膜8的拋光厚度為200nm。
通常，拋光率取決于拋光面、漿液、壓力和CMP機的轉速。若這些條件不變，則拋光率隨待拋光絕緣膜材料的不同而異。在所舉的實施例中，BRSG膜的拋光率比NSG膜大兩倍。
因此，NSG膜開始拋光時，存儲單元區(qū)與外圍電路區(qū)之間原來約為200nm的臺階再次增大，隨著拋光過程的進行而變大。NSG膜拋光到其在平板電極上的厚度剩下400nm時，即NSG膜的拋光厚度為200nm時，由于BPSG膜在外圍電路中的拋光厚度約為400nm，因而存儲單元區(qū)與外圍電路區(qū)之間的臺階層G達到所要求的400nm的尺寸(見圖5(d))。
接著，用光刻光法和干蝕刻法在外圍電路區(qū)所要求的位置開一個直徑約0.6μm的互連接觸孔11。由于互連接觸孔11的孔深約為1.2μm，因而其深寬比約為2.0，這比起傳統(tǒng)工藝2.7的深寬比來是一個很大的進步。接著，用濺射法淀積鋁層，再用光刻法和干蝕刻法形成一定形狀的圖形，形成鋁互連接件12。這樣就制成了如圖4所示的DRAM器件。
附圖的圖6示出了本發(fā)明第二實施例作為半導體器件的DRAM器件。第二實施例的DRAM器件與第一實施例的DRAM器件的不同點在于，第二層間絕緣膜10在外圍電路區(qū)取三層膜結構，由SiO2膜13、NSG膜8和BPSG膜9組成，在存儲電容器上則取兩層膜結構，由SiO2膜13和NSG膜7組成。
圖6所示的DRAM器件的制造方法中直到形成平板電極7的工序與圖4所示的DRAM器件相同。平板電極7形成之后，在平板電極7和第一層間絕緣膜13上生長出厚約200nm的厚度。接著，分別生長出厚約400nm的NSG膜8和厚約1μm的BPSG膜9。這之后，用CMP拋光各膜層，開互連接觸孔，并按第一實施例的DRAM器件同樣的方式制取鋁互連件12。于是制成了如圖6所示的DRAM器件。
在上述諸實施例中，NSG膜可以用Si3N4膜代替，BPSG膜可用BSG膜或PSG膜代替。本發(fā)明的原理不僅適用于DRAM存儲器，而且也適用于其它存儲器和一般的半導體器件。
綜上所述，本發(fā)明的半導體器件有一個雙層膜結構的層間絕緣膜由兩個CMP拋光率不同的兩膜層組成，且層間絕緣膜用CMP進行平面化。本發(fā)明的半導體器件具有下列優(yōu)點(1)改變兩待拋光絕緣膜的材料和厚度不難控制存儲單元區(qū)與外圍電路區(qū)之間的一定臺階?？梢詫雽w器件制造得使其滿足一定臺階與諧調其易于在存儲單元區(qū)和外圍電路區(qū)進行金屬互連方面和接觸孔中金屬互連的臺階覆蓋范圍方面有關的最優(yōu)化條件。
(2)由于改善了外圍電路中接觸孔的深寬比，因而改善了覆蓋范圍，使互連變得更可靠，且可以提高半導體器件的產(chǎn)量。
(3)若金屬阻擋層是在互連接觸孔中形成的，則互連接觸孔層底部的金屬阻擋層足以防止硅和互連材料(或插入材料)彼此相互擴散，這種情況是在金屬阻擋層厚度不夠或金屬阻擋層脫落時原本出現(xiàn)的情況。因此可以避免連接處因這種相互擴散而造成的漏泄。
雖然上面是就本發(fā)明的一些最佳實施例詳加說明，但不言而喻，在不脫離本說明書所附權利要求書的范圍的前提下是可以對上述實施例進行更改和修改的。
權利要求
1.一種半導體器件，包括第一部分，裝有具一定高度的組件；和第二部分，沒有具一定高度的組件；其特征在于所述第一部分有一個層間絕緣膜，其最上面的絕緣膜構成第一層間膜；所述第二部分的層間絕緣膜由所述第一層間膜和直接敷在所述第一層間膜的第二層間膜組成，第二層間膜的拋光率大于所述第一層間膜；所述第一部分中的所述層間絕緣膜的表面高于所述第二部分中的所述層間絕緣膜。
2.如權利要求1所述的半導體器件，其特征在于，所述第一層間膜是未摻雜的氧化硅制成的，所述第二層間膜是摻硼和/或磷的氧化硅制成的。
3.如權利要求1所述的半導體器件，其特征在于，所述第二部分有一個接觸孔和/或一個通孔通過所述第一層間膜和所述第二層間膜，以該兩層間膜為界，此外還有一個金屬互連件配置在所述第二層間膜上通過所述接觸孔和/或所述通孔與所述第二部分的所述層間絕緣底下的一層導電層連接。
4.一種制造半導體器件的方法，其特征在于，它包括下列步驟在具有一定高度的組件的第一部分和無具一定高度的組件的第二部分的半導體基片上形成第一層間膜；在所述第一層間膜上形成第二層間膜，所述第二層間膜的化學機械拋光率大于所述第一層間膜；和用化學機械拋光法對第一和第二層間膜進行拋光，使所述第二層間膜完全從所述第一部分清除掉，在所述第二部分部分留下來。
全文摘要
一種半導體器件，其存儲單元區(qū)有具一定高度的組件，其外圍電路區(qū)沒有具一定高度的組件。第一部分有一個層間絕緣膜，其最上面的絕緣膜為第一層間膜。第二部分的層間絕緣層由所述第一層間膜和直接敷在該第一層間膜的第二層間膜組成，第二層間膜的拋光率大于第一層間膜。存儲單元區(qū)中的層間絕緣膜其表面比外圍電路區(qū)中的層間絕緣膜表面高。
文檔編號H01L23/485GK1152799SQ9611341
公開日1997年6月25日 申請日期1996年9月14日 優(yōu)先權日1995年9月14日
發(fā)明者山崎靖 申請人:日本電氣株式會社