專利名稱：縮短溝道長度的半導體器件的制作方法
技術領域：
本發(fā)明涉及一種半導體器件，特別涉及在絕緣層上的硅襯底(SOI)上形成的金屬—氧化物—半導體場效應晶體管(MOSFET)。
傳統(tǒng)的金屬—氧化物—半導體(MOS)晶體管往往是利用已知的SOI襯底在絕緣體上形成薄膜半導體器件。
具體地說，將氧化物膜(即絕緣體)埋入硅襯底中，接著在氧化膜上形成有源區(qū)域(硅層)，在此情況下，源擴散層、漏擴散層和溝道區(qū)分別在有源區(qū)內形成。再經過柵氧化物膜在溝道區(qū)上方形成柵區(qū)。這里的柵區(qū)是由多晶硅形成的。另外，在柵區(qū)兩側表面形成側壁。
在這種情況下，源、漏擴散層是在進行柵區(qū)圖形加工和形成側壁之后通過離子注入或摻入雜質離子形成的。這里的離子注入是利用柵區(qū)及側壁作掩模按現(xiàn)有的自對準方式進行的。從而，決定MOS晶體管性能的溝道長度取決于對柵區(qū)和側壁的精細加工精度。
在這個過程中，一般采用以下工藝形成柵區(qū)。
(1)生長柵電極(多晶硅)；(2)涂敷光刻膠；(3)加工光刻膠圖形；(4)柵電極刻蝕。
柵的長度主要取決于(3)加工光刻膠圖形和(4)柵電極刻蝕。
最近，具有柵長為0.35μm水平的半導體器件已被實用。但是，隨著柵長要進一步縮短，保持傳統(tǒng)的MOS晶體管的加工精度就變得困難起來。
另一方面，往往用MOS晶體管(N-溝道MOS晶體管和P-溝道MOS晶體管)組成倒換器結構的CMOS電路。通過連接多個CMOS電路還可組成門閂電路。此處，用布線層將有源區(qū)的擴散層連接到柵區(qū)。從而，由于在擴散層和柵區(qū)之間，需增加布線層連接，增加了電路的布線面積使器件的集成度降低。
因此本發(fā)明的目的是要提供具有能夠縮短MOS晶體管溝道長度的半導體器件。
本發(fā)明的另一目的是要提供能夠減少布線面積以增加邏輯電路集成度的半導體器件。
按照包括一個MOS晶體管的半導體器件來說，在硅襯底上形成第一半導體層且有一個柵區(qū)。接著，通過柵氧化膜在第一半導體層上面形成第二半導體層并有一有源區(qū)。在此，有源區(qū)有一個源區(qū)、一個漏區(qū)和一個溝道。溝道設置于源區(qū)和漏區(qū)之間且在柵區(qū)的上方。
通過采用以上結構，與傳統(tǒng)半導體器件相比，減少了對決定溝道長度有較大影響的生產步驟數(shù)。從而就能減少溝道長度。
并且，在溝道區(qū)上形成一層布線層(即后背柵)，以便控制溝道區(qū)的電位。用通常的加工工藝就可以很容易地用金屬布線形成后背柵。通過控制后背柵的電位就能控制電路特性。
此外，按照構成門閂電路的半導體器件來講，門閂電路具有第一CMOS電路和第二CMOS電路。第一CMOS電路包括在硅襯底上面形成的第一半導體層和在上述第一半導體層上形成的第二半導體層。這里的第一半導體層有第一有源區(qū)，而第二半導體層則有第一柵區(qū)。
另一方面，第二CMOS電路包括在硅襯底上面形成的第三半導體層和在第三半導體層上面形成的第四半導體層。這里的第三半導體層有第二柵區(qū)，而第四半導體層則有第二有源區(qū)。
在此，第一半導體層與第三半導體層直接耦連或是結合在一體。具體地講，第一和第三半導體層中的每一層都是由硅層形成的，而第二和第四半導體層中的每一層都是由多晶硅層形成的。以這樣一種結構，可以減少電路塊中的金屬布線面積以提高器件的集成度。
附圖簡要說明

圖1為一傳統(tǒng)N溝道MOSFET的平面圖；圖2為沿圖1中的E-E’線剖切的傳統(tǒng)N溝道MOSFET的剖面圖；圖3為由傳統(tǒng)CMOS電路構成的門閂電路的平面布線圖4為沿圖3中F-F’線剖切的傳統(tǒng)CMOS電路的剖面圖；圖5為具有后背柵的傳統(tǒng)N溝道MOSFET的平面圖；圖6為沿圖5中G-G’線的傳統(tǒng)N溝道MOSFET的剖面圖；圖7為本發(fā)明第一實施例的N溝道MOSFET的平面圖；圖8為沿圖7中A-A’線的N溝道MOSFET的剖面圖；圖9為本發(fā)明第二實施例的延遲電路的布線平面圖；圖10為沿圖9中B-B’線的延遲電路的剖面圖；圖11為圖9的延遲電路的等效電路圖；圖12為本發(fā)明第三實施例的門閂電路的布線平面圖；圖13為圖12中門閂電路的等效電路圖；圖14為本發(fā)明第四實施例的N溝道MOSFET的平面圖；圖15為沿圖14中C-C’線的N溝道MOSFET的剖面圖；圖16為本發(fā)明第五實施例的延遲電路的平面圖；圖17為沿圖16中D-D’線的延遲電路的剖面圖；以及圖18為圖16中延遲電路的等效電路圖。
為了更好地理解本發(fā)明，首先參照圖1說明傳統(tǒng)的半導體器件。此半導體器件與說明書前言中提及的傳統(tǒng)半導體器件相當。
如圖1所示，傳統(tǒng)的N溝道MOSFET具有一層多晶硅層的柵區(qū)1和硅層的有源區(qū)2。在有源區(qū)2中形成一個P溝道區(qū)3、一個n+源擴散層4和一個n+漏擴散層5。
如圖2所示，一層氧化膜(或層)6被埋入一塊硅襯底7中。在氧化膜7上形成圖1中所示的以上N溝道MOSFET。在這里，應該注意氧化膜6與硅襯底7在下文中可以稱為SOI(絕緣層上硅)襯底。而在氧化膜6上和在硅襯底上面的MOSFET在下文可以稱為絕緣層上硅的MOSFET(SOI MOSFET)。因此，N溝道MOSFET形成在SOI襯底上，具體地講，具有溝道區(qū)3、源擴散層4和漏擴散層5的有源區(qū)已形成于氧化膜6上。而且氧化層8形成于氧化膜6上的有源區(qū)2的兩側。有源區(qū)2通過氧化層8和氧化膜6與其它有源區(qū)(未畫出)電隔離。這里氧化層8在下文中可稱為硅的局部氧化層(LOCOS)。并且柵區(qū)1通過柵氧化膜9形成于溝道區(qū)5上面。側壁10形成于柵區(qū)1的兩側面上。
在這個過程中，在形成柵區(qū)1的圖形和形成側壁10之后通過注入或摻入雜質離子形成源擴散層4和漏擴散層5。注入離子是通過利用柵區(qū)1和側壁10做為掩膜按現(xiàn)有的自對準方式進行的。從而，決定MOS晶體管性能的溝道長度(L)幾乎是由柵區(qū)1和側壁10的精細加工精度所決定。
在這個過程中，一般是通過以下步驟形成柵區(qū)。
(1)生長柵電極(多晶硅)；(2)涂敷光刻膠；(3)加工光刻膠圖形；(4)柵電極刻蝕。
在以上提及的步驟中，柵長主要由(3)加工光刻膠圖形和(4)柵電極蝕刻所決定。
最近，具有柵長為0.35μm水平的器件已被實際應用。但是，如果縮短柵長，保持加工精度不變就變得困難起來。這個問題不僅與SOI MOSFET有關，而且涉及到體塊的MOSFET。
圖3所示的門閂電路由有源區(qū)30a和30b、柵區(qū)31a和31b、接觸區(qū)32、電源布線層33和接地線34組成。在本實施例中，棚區(qū)31a通過一條信號線層35a接到有源區(qū)30b上，而柵區(qū)31b則通過信號線層35b接到有源區(qū)30a上。這里，電源線層33和接地線層34分別與圖13中的電源133和地134相對應。而且，信號線層35a和35b也對應于圖13中連接信號端135和136的信號線層。
在圖4中，氧化層41被埋入硅襯底40中，圖13中構成倒換電路130b的P溝道MOSFET和N溝道MOSFET形成于氧化層41上。P溝道MOSFET由一個柵區(qū)42a、一個P+源擴散層43a和一個P+漏擴散層44a以及一個N溝道區(qū)45a組成，而N溝道MOSFET是由一個柵區(qū)42b、一個n+源擴散層43b和一個n+漏擴散層44b以及一個P溝道區(qū)45b組成。柵區(qū)42a通過一層柵氧化膜46a在溝道區(qū)45a上面形成。側壁47a形成于柵區(qū)42a的兩個側表面上。另一方面，柵區(qū)42b通過一層柵氧化膜46b在溝道區(qū)45b上面形成。側壁47b形成于柵區(qū)42b的兩個側表面上。
而且，在P溝道MOSFET和N溝道MOSFET上覆蓋有一層絕緣膜48。圖3中的電源線層33、接地線層34和信號線層35a配置在絕緣膜48上。P溝道MOSFET和N溝道MOSFET通過一層氧化層49(即硅的局部氧化層)與其它MOSFET隔開。
以這種結構，通過接觸區(qū)32以電源線層33向P+源擴散層43a上加一個電源電位。通過接觸區(qū)32還從接地線層34向n+源擴散層43b接入地電位。
為了降低薄層電阻，在柵區(qū)42a和42b以及擴散層43a、43b、44a和44b上形成一層硅化物層400。在這種情況下，P+漏擴散層44a和n+漏擴散層44b由硅化物層400連接。以此構成圖13中由P溝道MOSFET和N溝道MOSFET組成倒換器130b。
以相同方式也可由圖3中的有源區(qū)30a和柵區(qū)31a構成圖13中由P溝道MOSFET和N溝道MOSFET組成的倒換器130a。在圖3中，信號線層35a和35b分別與圖13中連接信號端135和136的信號線對應。因此圖13中的門閂電路就按圖3中所示的布局構成。
當門閂電路由圖3中所示傳統(tǒng)的SOI MOSFET構成時，因為需要增加信號線35a和35b，所以增加電路的布線面積，使得器件的集成度下降。這個問題不僅與SOI MOSFET有關，還與體塊的MOSFET有關。
而且，圖5和圖6所示的結構，已經作為公知的傳統(tǒng)SOIMOSFET并公開在未審查的日本專利公報No.平7-106579中。以上結構有一個柵區(qū)50、一個有源區(qū)51和一個N型阱52。在此情況下柵區(qū)50由多晶硅層形成，而有源區(qū)則由硅層形成。在此，一個n+源擴散層53、一個n+漏擴散層54和一個P溝道55形成在有源區(qū)內。并且，N型阱52通過孔接觸57接到連線層56上。
更具體地講，N型阱形成在圖6所示的P型硅襯底60中。在此情況下，N型阱是通過摻入高濃度雜質離子形成的。而且一層氧化膜61埋入硅襯底60中。n+源擴散層53、n+漏擴散層和P溝道區(qū)55形成在氧化膜61上。在氧化膜61上的有源區(qū)51的兩邊形成氧化層(即硅的局部氧化層LOCOS)，將有源區(qū)51與其它有源區(qū)(未畫出)分離開。柵區(qū)50通過一層柵氧化膜63形成在P溝道區(qū)55上。而且，側壁64形成在柵區(qū)兩邊的表面上。
以這種結構，通過阱接觸57從布線層56向N型阱52上加一電位。上述N型阱52一般稱為后背柵。MOSFET的閥值電壓是由N型阱(后背柵)52的電位控制的。因此，MOSFET能以減少泄漏電流高速地運行。
但是，當生產上面提及的圖6中的結構時，在常規(guī)的SOIMOSFET加工工藝之外還需增加制造N型阱52和阱接觸57的工藝。而且在圖5和圖6所示的結構中在源擴散層53或漏擴散層54與N型阱52之間形成了寄生電容。電路的運行速度下降。
如上所述，柵長是由圖2中傳統(tǒng)MOSFET的柵區(qū)(即柵電極)的加工精度決定。這是由于用以形成源擴散層4和漏擴散層5的雜質離子注入是按自對準的方式用柵區(qū)1和側壁10做為掩膜進行的。
而且當門閂電路由圖4中的傳統(tǒng)MOSFET的結構形成時，圖3中的電路布線面積增加，導致器件的集成度降低。這是因為有源區(qū)30a和30b是通過使用圖3中所示的金屬布線層35a和35b連接到柵區(qū)31a和31b上的。
并且，在圖5和圖6中所示有N型阱(后背柵)52的傳統(tǒng)SOI MOSFET增加了生產工藝。這是因為除了常規(guī)的SOIMOSFET的生產工藝之外，需增加用于在氧化膜61之下形成后背柵極52的步驟和用于形成連接后背柵52的阱接觸57的步驟。
對以上提及的問題進行考慮，本發(fā)明提供了一種能夠縮短MOSFET的溝道長度并減少布線面積以提高邏輯電路集成度的半導體器件。
第一實施例如圖7所示，一個N溝道MOSFET有一個硅層的柵區(qū)70、一個多晶硅的有源區(qū)71。在此情況下，一個溝道區(qū)72和一個n+源擴散層73以及一個n+漏擴散層74形成于有源區(qū)71中。
如圖8所示，一層氧化膜86埋入一硅襯底81中。圖7所示的N溝道MOSFET形成在硅襯底81上面的氧化膜80上。具體地說，是柵區(qū)70形成在氧化膜80上。在此情況下，用于電隔離的氧化層82(即LOCOS層)形成在氧化膜80上的柵區(qū)70的兩側。而且有源區(qū)71通過柵氧化膜83形成在柵區(qū)70上面。在此情況下，溝道區(qū)72形成于柵區(qū)70上面。溝道區(qū)72設置在n+源擴散層73和n+漏擴擴散層74之間。
在此情況下，每一n+源擴散層73和n+漏擴擴散層74都是在對有源區(qū)71進行圖形加工后用光刻膠做掩膜摻入雜質離子形成的。因此，溝道長度主要只取決于對第一實施例的SOI MOSFET中的上述光刻膠進行圖形加工的步驟。
對照起來，溝道長度取決(1)對柵電極光刻膠的圖形加工；(2)蝕刻柵電極，和(3)在圖1，2中所示的傳統(tǒng)SOIMOSFET中形成側壁。
結果使第一實施例的MOSFET的溝道長度可以比傳統(tǒng)器件縮得更短，這是因為減少了對塊定溝道長度有較大影響的生產步驟。因此，當柵長縮短時，第一實施例的優(yōu)點就增加了。
第二實施例圖11所示的延遲電路是通過串連第一倒換器110a、第二倒換器110b、第三倒換器110c和第四倒換器110d組成的。第一倒換器110a是由一個P溝道MOSFET111a和一個N溝道MOSFET112a組成，而第二倒換器110b是由一個P溝道MOSFET111b和一個N溝道MOSFET112b組成。此外第三倒換器110c是由一個P溝道MOSFET111c和一個N溝道MOSFET112c組成。而第四倒換器110d則由一個P溝道MOSFET111d和一個N溝道MOSFET112d組成。在此情況下，P溝道MOSFET111a至111d連接到電源連線113，而N溝道MOSFET112a至112d連接到電源連線114上。而且，第一倒換器110a通過一條信號線117連到一個輸入端115上，而第四倒換器110d則通過一條信號線118連到一個輸出端116上。這里應該注意，第一和第三倒換器110a和110c各與圖4中所示的傳統(tǒng)倒換器對應，而第二和第四倒換器110b和110c則各與圖10中所示第二實施例的倒換器對應。
圖11中的延遲電路布線示于圖9。
在此布線中，柵區(qū)91a和91b形成于有源區(qū)90a和90c上面，而有源區(qū)90b和90d則形成于柵區(qū)91b和91d上面。電源布線層92和地線布線層93通過接觸點94形成于有源區(qū)90a、90b、90c和90d的上面，而且柵極91a通過接觸點94連到信號布線層95上，而有源區(qū)90d通過接觸點96連到一條信號線96上。這里如圖9中所示的每一有源區(qū)90a和90c都由硅層形成，而每一柵區(qū)91a和91c都由多晶硅形成。另一方面，如圖9中所示的第一有源區(qū)90b和90d都由多晶硅形成，而每一柵區(qū)91b和91d都由硅層形成。在此情況下，電源布線層92和接地布線層分別與圖11中的電源113和接地114對應，而信號布線層95和96則對應于圖11中的信號線117和118。
在圖10中，構成圖11中倒換器110b的P溝道P溝道MOSFET111b和N溝道MOSFET112b形成于硅襯底100上面，一層氧化膜101被埋入硅襯底100中，柵區(qū)102a和102b形成于氧化膜101上。在此情況下，柵區(qū)102a和102b對應于圖9中的柵區(qū)91b。而且，為了進行電隔離，在氧化膜101上形成隔離氧化層103(LOCOS)。n溝道區(qū)104a經一層柵氧化膜105a形成于柵區(qū)102a上面。P+源擴散層106a和P+漏擴散層107a設置在n溝道104a兩邊。在此情況下，P+源擴散層106a、P+漏擴散層107a和n溝道區(qū)104a形成于圖9所示的有源區(qū)90b中。如前面所提到的，柵區(qū)102a由硅層形成，而每一P+源擴散層106a、P+漏擴散層107a和n溝道區(qū)104a則由多晶硅層形成。這樣構成了圖11所示P溝道MOSFET111b。
另一方面，一個P溝道區(qū)104b經一層柵氧化膜105b形成于柵區(qū)102b上面。n+源擴散層106b和n+漏擴散層107b設置在P溝道區(qū)104b的兩側。在此情況下，n+源擴散層106b、n+漏擴散層107b和n溝道區(qū)104b形成于圖9所示的有源區(qū)90b內。如前面所提到的，柵區(qū)102b由硅層形成，而每一n+源擴散層106b、n+漏擴散層107b和P溝道區(qū)104b則由多晶硅層形成。這樣構成了圖11所示N溝道MOSFET112b。
而且，P溝道MOSFET和N溝道MOSFET都覆蓋有一層絕緣膜108。在此情況下，圖9中的電源布線層92和地線布線層93被配置在絕緣膜108上。
用這樣的結構，經接觸點94從電源連線92向P溝道MOSFET111b的P+源擴散層106a提供電源電壓。并且經接觸點94從接地連線93向N溝道MOSFET112的n+源擴散層106b加一接地電位。此外，還在擴散層106和107上形成硅化物層109以降低薄層電阻。還用硅化物層109將P溝道MOSFET111b的n+漏擴散層107a與N溝道MOSFET112b的n+漏極107b相連。
圖11中的倒換器110b由上面提到的方式構成。圖11中的另一個倒換器110d也是以與圖10所示的倒換器110b相同的方式構成。相反，倒換器110a和110c則是由圖4所示的傳統(tǒng)方式構成。
如圖9所示，第一倒換器110a的有源區(qū)90中的漏擴散層(輸出端)與第二倒換器110b的柵區(qū)91b(輸入端)直接耦連或成為一體。在此情況下，有源區(qū)90a和柵區(qū)91b形成在同一硅層上。
而且，第二倒換器110b的有源區(qū)90b的漏擴散層(輸出端)與第三倒換器110c的柵區(qū)91c(輸入端)直接耦連或成為一體。在此情況下，有源區(qū)90b和柵區(qū)91c形成在同一多晶硅層上。
此外，第三倒換器110c的有源區(qū)90c中的漏擴散層(輸出端)與第四倒換器110d柵區(qū)(輸入端)直接耦連或成為一體。在此情況下，有源區(qū)90c和柵區(qū)91d形成在同一硅層上。
在此情況下，不用金屬布線層連接漏擴散層與柵區(qū)91。從而縮小了邏輯塊的布線面積，增加了器件的集成度。
根據(jù)第二實施例，本發(fā)明的SOI MOSFET和傳統(tǒng)的SOI MOSFET如圖9所示配置在同一SOI襯底上。從而使CMOS邏輯塊的擴散層(輸出端)不用金屬布線即可連到下一級CMOS邏輯塊的柵區(qū)(輸入端)上。由此，如前所述，減少了邏輯塊上的金屬布線面積，增加了器件的集成度。
第三實施例圖13所示的門閂電路是由第一倒換器130a和第二倒換器130b串聯(lián)構成的。第一倒換器130a是由一個P溝道MOSFET131a和一個N溝道MOSFET132a組成。而第二倒換器130b是由一個P溝道MOSFET131b和一個N溝道MOSFET132b組成。在此情況下，P溝道MOSFET131a和131b連到電源133上，而N溝道MOSFET132a和132b則連到地線134上。而且第一倒換器130a經一條信號線137連到一個輸入端135上，而第二倒換器130d經一條信號線138連到一個輸出端136上。
這里，應該注意，在第三實施例中，第一倒換器130a與圖4中所示的傳統(tǒng)倒換器對應，而第二倒換器130b則對應于圖10所示的倒換器。關于這一點，圖12中的門閂電路完全不同于圖3中的傳統(tǒng)門閂電路。
圖13中門閂電路的布線示于圖12中。
在這種布線中，柵區(qū)121a形成于有源區(qū)120a的上面，而有源區(qū)120b則形成于柵區(qū)121b上面。電源布線層122和地線布線層123經接觸點124形成于有源區(qū)120a和120b的上面。而且有源區(qū)120a經接觸點94連到一條信號布線層125上，而有源區(qū)120b則經接觸點94連到一條信號布線層126上。這里，如圖4所示，有源區(qū)120a由硅層形成，而柵區(qū)121a則由多晶硅層形成。另一方面，如圖10所示，有源區(qū)120b由多晶硅層形成，而柵區(qū)121b則由硅層形成。在此情況下，電源布線層122和地線布線層123分別對應于圖13中的電源133和地線134，而信號布線層125和126則對應于圖13中的信號線137和138。
如圖12所示，第一倒換器130a的有源區(qū)120a中的漏擴散層(輸出端)與第二倒換器130b的柵區(qū)121b(輸入端)直接耦連或成為一體。在此情況下，有源區(qū)120a和柵區(qū)121b在同一硅層上形成。另一方面，第一倒換器130a的柵區(qū)121a(輸出端)與第二倒換器130b的有源區(qū)120b中漏擴散層(輸出端)直接耦連或成為一體。在這情況下，有源區(qū)120b和柵區(qū)121a由同一多晶硅層形成。
結果，與圖3所示的傳統(tǒng)布線相比，圖12的布線中的金屬布線面積減少了。第三實施例中的門閂電路經常并且實際上是用一塊大規(guī)模集成電路。這是因為門閂電路是序貫電路和數(shù)據(jù)保持電路中的基本電路。結果通過減少電路塊中的金屬布線面積就能增加集成度。
第四實施例除了后背柵配置在一層絕緣層中之外，圖14和圖15中的第四實施例與圖7和圖8中的第一實施例相似。
具體地說，如圖14所示，N溝道MOSFET有一個硅層的柵區(qū)140，一個多晶硅的有源區(qū)142。在此情況下，溝道區(qū)142和n+源擴散層143及n+漏擴散層144形成在有源區(qū)141內。
如圖15所示，氧化物膜150埋在硅襯底151中。圖14中的N溝道MOSFET形成在硅襯底151上面的氧化物膜150上。具體地說，在氧化膜150上形成柵區(qū)140。在此情況下，用作電隔離的氧化物層152(即硅的局部氧化層)形成于氧化物膜150上的柵區(qū)140兩側。經一層柵氧化物膜153，還在柵區(qū)140上面形成有源區(qū)141。在此情況下，溝道區(qū)142形成在柵區(qū)140的上面。此溝道區(qū)142設置在n+源擴散層143和n+漏擴散層144之間。
在此情況下，每一n+源擴散層143和n+漏擴散層都是在對有原區(qū)141加工圖形之后利用光刻膠做掩膜通過摻雜形成的。
此外，如圖15所示，在N溝道MOSFET上覆蓋著一層絕緣層154。在此情況下，后背柵145(即布線層)如圖14和圖15所示配置在絕緣層154中且在溝道區(qū)142的上面。
按照第四實施例，MOS晶體管的溝道長度可像第一實施例那樣地縮短。此外，可在不增加生產工序的情況下形成后背柵145。
第五實施例除后背柵極是配置在一層絕緣層上之外，圖16至圖18所示的第五實施例與圖9至圖11中的第二實施例相似。
具體地說，圖18所示的延遲電路是將第一倒換器180a、第二倒換器180b、第三倒換器180c和第四倒換器180d串聯(lián)構成的。第一倒換器180a由一個P溝道MOSFET181a和一個N溝道MOSFET182a構成，而第二倒換器180b則由一個由一個P溝道MOSFET181b和一個N溝道MOSFET182b構成。此外，第三倒換器180c由一個P溝道MOSFET181c和一個N溝道MOSFET182c構成。而第四倒換器180d由一個P溝道MOSFET181d和一個N溝道MOSFET182d構成。在此情況下，P溝道MOSFET181a至181d接至電源183，而N溝道MOSFET182a至182d則接地184。此外，第一倒換器180a通過信號線187接至輸入端185，而第四倒換器180d則通過信號線188連接至輸出端186。還將電容器189a和189b分別連在P溝道MOSFET181b和N溝道MOSFET182b上。此外，電容器189c和189d則分別連至P溝道MOSFET181d和N溝道MOSFET182d上。在此情況下，電容器189c和189d分別與后背柵端1800a和1800b相連。
這里應該注意第一和第三倒換器180a和180c各與圖4所示的傳統(tǒng)倒換器(無后背柵)對應，而第二和第四倒換器180b和180d則各與圖17所示第五實施例的倒換器對應。
圖18中延遲電路的布線示于圖16中。
在此布線中，柵區(qū)161a和161c形成在有源區(qū)160a和160c的上面，而有源區(qū)160b和160d則形成在柵區(qū)161b和161d的上面。電源布線層162和地線布線層163經接觸點164形成于有源區(qū)160a、160b、160c和160d的上面。此外，柵區(qū)161a經接觸點94連至信號布線層165，而有源區(qū)160d則經接觸點166連至信號布線層166。這里如圖4中所示每一有源區(qū)160a和160c都由硅層形成，而每一柵區(qū)161a和161c則均由多晶硅層形成。
另一方面，如圖17中所示，有源區(qū)160b和160d都各由多晶硅層形成，而柵區(qū)161b和161d則都各由硅層形成。在此情況下，電源布線層162和地線層163分別對應于圖18中的電源183和地線184，而信號布線層165和166則對應于圖18中信號線187和188。此外后背柵167a和167b如圖16所示配置在有源區(qū)160a至160d與柵區(qū)161a至161d的上面。在此情況下，后背柵167a和167b分別接至圖18中的后背柵端1800a和1800b上。
在圖17中，構成圖18中的倒換器180b的P溝道MOSFET181b和N溝道MOSFET182b形成于硅襯底170上面，氧化膜171被埋入硅襯底170中，柵區(qū)172a和172b形成于氧化膜171上。在此情況下，柵區(qū)171a和172b對應于圖16中的柵區(qū)161b。此外，用作電隔離的氧化物層173(即硅的局部氧化層)形成于氧化膜171上。n溝道區(qū)174a經柵氧化膜175a在柵區(qū)172a的上面形成。P+源擴散層176a和P+漏擴散層177a設置在n溝道區(qū)174a的兩側。在此情況下，P+源擴散層176a、P+漏擴散層177a以及n溝道區(qū)174a形成于圖16中所示的有源區(qū)160b內。如前面所提到的，柵區(qū)172a由硅層形成，而P+源擴散層176a、P+漏擴散層177a和n溝道區(qū)174a則由多晶硅層形成。這樣，就構成了圖16中所示P溝道MOSFET111b。
另一方面，P溝道區(qū)174b經柵氧化膜175b形成在柵區(qū)172b的上面。n+源擴散層176b和n+漏擴散層177b設置在P溝道區(qū)174b的兩側。在此情況下，n+源擴散層176b、n+漏擴散層177b和P溝道區(qū)174b形成于圖16所示的有源區(qū)160中。如前所述，柵區(qū)172b由硅層形成，而每一n+源擴散層176b、n+漏擴散層177b和P溝道區(qū)174b則由多晶硅層形成。這樣就構成了圖18中所示N溝道MOSFET182b。
另外，在P溝道MOSFET181b和N溝道MOSFET182b上覆蓋有一層絕緣膜178。在此情況下，圖16中的電源布線層162、地線布線層163以及后背柵167a和167b配置在絕緣膜178上。
以這樣的結構，經接觸點164自電源布線層162向P溝道MOSFET181b的P+源擴散層176a提供電源電位。此外經接觸點164自地線布線層163向N溝道MOSFET182b的n+源擴散層上提供接地電位。而且，還在擴散層176和177上形成硅化物層179以降低薄層電阻。此外，P溝道MOSFET181a的P+漏擴散層177a通過硅化物層179連接到N溝道MOSFET182b的n+漏擴散層177b上。這樣就構成了圖18中的第二倒換器180b。同樣，如圖17所示，以形成第二倒換器180b的同樣方式形成第四倒換器180d。
如圖16中所示，第一倒換器180d的有源區(qū)160a中的漏擴散層(輸出端)與第二倒換器180b的柵區(qū)161b(輸入端)直接耦連或成為一體。在此情況下，有源區(qū)160a和柵區(qū)161b由同一硅層形成。
再者，第二倒換器180b的有源區(qū)160b中的漏擴散層(輸出端)與第三倒換器180c的柵區(qū)161c(輸入端)直接耦連或成為一體。在此情況下，有源區(qū)160b和柵區(qū)161c由同一多晶硅層形成。
再者，第三倒換器180c的有源區(qū)160c中的漏擴散層(輸出端)與第四倒換器180d的柵區(qū)161d(輸入端)直接耦連或成為一體。在此情況下，有源區(qū)160c和柵區(qū)161d由同一硅層形成。
在此情況下，未用金屬布線層連接漏擴散層和柵區(qū)161。從而減少了邏輯塊中的金屬布線面積而增加了器件的集成度。
根據(jù)第五實施例，本發(fā)明的SOI MOSFET和傳統(tǒng)的SOI MOSFET在同一襯底上形成。從而使CMOS邏輯塊的擴散層(輸出端)可連接到下一級CMOS邏輯塊的柵區(qū)(輸入端)而無需金屬布線層。以此降低了邏輯塊上的金屬布線面積，增加了器件的集成度。
再者，在P溝道MOSFET中通過控制后背柵167a的電位經圖18中的電容器189a和189c能夠控制每個溝道區(qū)的電位。在N溝道MOSFET中，以同樣的方式，通過控制后背柵167b的電位經圖18中的電容器189b和189d能夠控制每個溝道區(qū)的電位。所以，圖18中所示的MOSFET的閥值可通過控制后背柵的電位進行改變。這樣，圖18中延遲電路的延遲值就能得到控制。
另外，根據(jù)第五實施例，本發(fā)明的SOI MOSFET和傳統(tǒng)的SOI MOSFET在同一襯底上形成，從而能用通常的金屬布線層來形成后背柵而無需增加制造工序。而且能夠通過控制后背柵的電位來確定電路特性。
權利要求
1.一種包含有在一硅襯底上面的MOS晶體管的半導體器件，其特征在于，它包括形成在所述的硅襯底上面并有一柵區(qū)的第一半導體層；以及經一層柵氧化膜形成在所述的第一半導體層上面并有一有源區(qū)的第二半導體層。
2.按照權利要求1所述的半導體器件，其特征在于，所述的第一半導體層由一層硅層形成，而所述的第二半導體層則由一層多晶硅層形成。
3.按照權利要求1所述的半導體器件，其特征在于，所述的有源區(qū)有一個源區(qū)、一個漏區(qū)和一個溝道區(qū)，所述的溝道區(qū)設置在所述的源區(qū)和所述的漏區(qū)之間，并在所述的柵區(qū)上面。
4.按照權利要求1所述的半導體器件，其特征在于，它還包括形成在所述的硅襯底上的一層絕緣膜，所述的第一半導體層就形成在所述的絕緣膜上。
5.按照權利要求3所述的半導體器件，其特征在于，它還包括形成在所述的溝道區(qū)上面的一層布線層，所述布線層控制所述溝道區(qū)的電位。
6.一種構成有一P溝道MOS晶體管和一N溝道MOS晶體管的CMOS倒換器電路的半導體器件，其特征在于所述的P溝道MOS晶體管包括；形成在一硅襯底上面并有一第一柵區(qū)的第一半導體層；以及經一層第一柵氧化膜形成在所述第一半導體層上面并有一第一有源區(qū)的第二半導體層；所述的N溝道MOS晶體管包括；形成在所述硅襯底上面并有一第二柵區(qū)的第三半導體層；經一層第二柵氧化膜形成在所述第三半導體層上面并有一第二有源區(qū)的第四半導體層。
7.按照權利要求6所述的半導體器件，其特征在于，每一所述的第一和第三半導體層都由一層硅層形成，而每一所述的第二和第四半導體層則由一層多晶硅層形成。
8.按照權利要求6所述的半導體器件，其特征在于，它還包括形成在所述的硅襯底上的一層絕緣膜，所述的第一和第三半導體層就形成在所述絕緣膜上。
9.按照權利要求6所述的半導體器件，其特征在于，一個P型源區(qū)、一個P型漏區(qū)和一個n型溝道區(qū)形成在所述的第二半導體層中，以及一個n型源區(qū)、一個n型漏區(qū)和一個P型溝道區(qū)形成在所述的第四半導體層中，所述的n型溝道區(qū)設置在所述的P型源區(qū)和所述的P型漏區(qū)之間，并在所述的第一柵區(qū)上面，所述的P型溝道區(qū)設置在所述的n型源區(qū)和所述的n型漏區(qū)之間，并在所述的第二柵區(qū)上面。
10.按照權利要求9所述的半導體器件，其特征在于，它還包括在所述的n溝道區(qū)上面形成的第一布線層和在所述的P溝道區(qū)上面形成的第二布線層，所述的第一布線層控制所述的n溝道區(qū)的電位、所述的第二布線層控制所述的P溝道區(qū)的電位。
11.一種構成有一第一CMOS電路以及與所述第一CMOS電路相連的一第二CMOS電路的門閂電路的半導體器件，其特征在于，所述的第一CMOS電路包括；形成在一硅襯底上面并有一第一有源區(qū)的一層第一半導體層，以及形成在所述第一半導體層上面并有一第一柵區(qū)的一層第二半導體層，所述的第二CMOS電路包括；形成在所述硅襯底上面并有一第二柵區(qū)的一層第三半導體層，以及形成在所述第三半導體層上面并有一第二有源區(qū)的第四半導體層，所述的第一半導體層與所述的第三半導體層直接耦接。
12.按照權利要求11所述的半導體器件，其特征在于，每層所述的第一和第二半導體層由一層硅層形成，而每層所述的第二和第四半導體層則由一層多晶硅層形成。
13.按照權利要求11所述的半導體器件，其特征在于，它還包括在所述的硅襯底上形成的一層絕緣膜，所述的第一和第三半導體層就形成在所述的絕緣膜上。
全文摘要
在一個包含MOS場效應晶體管的半導體器件中,在一硅襯底上面形成一層第一半導體層并有一個柵區(qū)。此外,經一層柵氧化膜在第一半導體層上形成第二半導體層并有一個有源區(qū)。在此情況下,第一半導體層由一層硅層形成,而第二半導體層則由一層多晶硅形成。這里的有源區(qū)有一個源區(qū)、一個漏區(qū)和一個溝道區(qū)。
文檔編號H01L29/786GK1198018SQ98100990
公開日1998年11月4日 申請日期1998年3月31日 優(yōu)先權日1997年3月31日
發(fā)明者熊谷浩一 申請人:日本電氣株式會社