專利名稱：半導體存儲器的制作方法
技術領域：
本發(fā)明涉及半導體存儲器，尤其涉及具有電路程序塊的動態(tài)隨機存取存儲器(以下稱為“DRAM”)，于此稱為“預充電數(shù)字線路(PDL)”，用于引導位線的預充電/平衡。
具有層疊的存儲單元的DRAM和PDL是公知的，在放大一存儲單元數(shù)據(jù)后完成重寫入存儲單元時，具有電源或地電平的PDL是一用于預充電和平衡一對數(shù)字線的電路，PDL有一來自存儲單元的獨特形式。
在一適當?shù)胤轿恢?，例如一存儲單元陣列，?guī)則地設置一高密度圖形，繞圖形的邊緣會發(fā)生變形，使圖形的規(guī)則性被損害。這就稱為“微負載作用”，即它是一種在孔洞的直徑或蝕刻的寬度減小時蝕刻速度被降低的現(xiàn)象。
當在存儲單元陣列中PDL被設置時，通過微負載作用使疊層式多晶硅畸變。因此，圍繞PDL的電容會被分散。
同樣，當設置偽字線抑制單元電容的擴散時，布圖尺寸被增加。
相應地，本發(fā)明的目的在于提供一種當抑制負載作用時能減小布圖尺寸的半導體存儲器。
本發(fā)明的進一步目的在于提供一種在能防止位線電阻和電容的過程中降低預充電/平衡速度的半導體存儲器。
按照本發(fā)明，一動態(tài)型半導體存儲器包括有一個稱為PDL的電路塊，進行一位線的預充電和平衡；其中，PDL所形成的布線圖形具有與晶體管存儲單元相同的圖形。
按本發(fā)明的另一方面，一動態(tài)形半導體存儲器包括有一稱之為PDL的電路塊，進行一位線的預充電和平衡；
其中當去除偽字線區(qū)域時，在靠近存儲單元陣列的偽字線區(qū)域配置PDL，對于PDL的布線圖形，除多晶硅形成電容器之外，存儲單元晶體管有相同的形式。
結合附圖，本發(fā)明將做更詳細解釋，其中

圖1為顯示常規(guī)半導體存儲器布線示意圖；圖2為圖1的結構的等效電路圖；圖3為本發(fā)明第一優(yōu)選實施例中的半導體存儲器的布線示意圖；圖4為在圖3中沿A1-A1線方向切割的剖視圖；圖5為在圖3中沿A2-A2線方向的切割剖視圖；圖6為圖3結構的等效電路圖；以及圖7為本發(fā)明第二優(yōu)選實施例中的半導體存儲器的布線示意圖。
在說明本發(fā)明優(yōu)選實施例之前，將對上述的圖1和圖2的常規(guī)半導體存儲器進行說明圖1顯示一典型的層疊式存儲單元和在DRAM中的PDL的布線圖。
為方便起見，圖1中只顯示出一對位線611和一4比特存儲單元陣列602，但是，在通常的DRAM中，這些可被重復布線。類似地，單元共用線多晶硅(電容器多晶硅)未顯示，同時，偽字線在后面描述。
圖2是一相應于圖1布線圖的電路示意圖，PDL由連接在一對位線之間的晶體管A以及連接在一對位線611、611’之間的晶體管B、C以及一預充電電平信號603構成。所有晶體管A、B和C輸入一位線預充電信號604至柵極。
對于由n-型晶體管形成的晶體管A、B和C，當位線預充電信號604成為H電平時，一對位線被平衡及同時設置為一預充電電平。既使不提供晶體管A時，一對位線也能平衡。因此，增強了平衡速度，數(shù)字線(位線對)通過一級晶體管A被接起來。
其次，在圖3至圖6中，第一優(yōu)選實施例中的一半導體存儲器將被描述。圖3顯示第一實施例中的層疊存儲單元陣列和PDL的布線圖。圖4為在圖3中沿線A1-A1方向切割的剖視圖，圖5為在圖3中沿線A2-A2方向切割的剖視圖，圖6是圖3結構的等效電路圖。
在第一實施例中，如圖3所示，PDL101的布線圖形，除層疊式多晶硅形成電容器的部分外，與存儲單元具有相同的形式，因此，可防止靠近PDL的存儲單元的微負載作用，既使PDL101的層疊式多晶硅106’由微負載作用而畸變，因為PDL101不使用它作為一電容器，從而不會發(fā)生問題。
還有，一位線預充電信號103(是典型地由金屬線連接)通過高電阻層疊式多晶硅106’形成，在此情況下，還要考慮預充電速度降低的問題。然而，(1)通常地，預充電電平被設在電源與地之間的中間電平(稱‘HVCC’電平)上，以及(2)，雖然，在充電之前，一對位線一個是在電源電平，另一個是在地電平，兩者作為預充電電平在近HVCC處能得到平衡，從這點出發(fā)，預充電速度不會大大超過平衡速度。這樣既使當在預充電電平信號103上加上微碼電阻，也是沒問題的。
接著，需考慮由于使用層疊的多晶硅而降低平衡速度的問題，即使當疊層多晶硅薄片電阻是高值時，位線對能連接具有幾十歐姆的電阻，因為連接在預充電晶體管和位線對間的線路短。與晶體管導通電阻值相比，電阻值足夠小，因此，由于使用層疊多晶硅不會對平衡速度造成很大的降低。
相應地，通過將PDL設置在偽字線區(qū)的，通過常規(guī)布線中的PDL面積可使布線尺寸減小例如，當應用本發(fā)明生產16M比特的產品時，芯片尺寸可減少2％到3％。
同時，因為在相應于圖2中晶體管A的一晶體管在本實施例的半導體存儲器中沒有提供，所以應考慮平衡速度的降低。然而，通過只在位線的一側設置PDL，從而可降低位線兩側上的由于位線電阻和電容所造成的延遲。其結果，可獲得與傳統(tǒng)半導體存儲器的同樣性能。
在圖7中將說明第二優(yōu)選實施例的半導體存儲器。
結合圖7，第二實施例與第一實施例的區(qū)別在于PDL101是設置在存儲單元列陣102的里邊。
至于電路組成，第二實施例同第一實施例一樣，這樣，除層疊式多晶硅形成的一電容與存儲單元具有相同形式外，PDL可設置在存儲單元陣列里面而不產生微負載作用。
通常，PDL電路被設置在長位線的一側，因此，在位線的端部，由于位線有電阻和電容，所以存在有幾個毫微秒的延時，例如，當本發(fā)明的PDL電路的總電阻等于常規(guī)的PDL的電阻且它們設置在位線上六個位置時，它可以預計延時是常規(guī)的六分之一，在這種情況下，在常規(guī)的半導體存儲器中使用偽字線區(qū)域，布圖尺寸能保持差不多相等。
盡管本發(fā)明對專門實施例已作了完整和清楚的說明，所附的權利要求并不是被如此實施例的解釋所限定，而本領域的技藝人員可能作出一些修改和改變。但這些完全落在所闡述的基本技術范圍內。
權利要求
1.一種動態(tài)型半導體存儲器，其特征在于它包括有一電路塊(稱為PDL)進行一位線的預充電和平衡；所說的PDL所形成的布線圖形與存儲單元晶體管的相同；
2.一種動態(tài)型半導體存儲器，其特征在于它包含有一電路塊(稱為PDL)進行一位線的預充電和平衡；其中當去除偽字線區(qū)時，所說的PDL設置在靠近存儲器單元陣列的偽字線區(qū)域內，除多晶硅形成電容器外，所說的PDL布線圖形部分與存儲單元晶體管具有相同的形式。
3.按照權利要求2所說的一種動態(tài)型半導體存儲器，其特征在于通過所說的層疊式多晶硅形成一位線預充電電平信號。
全文摘要
公開的是一種動態(tài)半導體存儲器,它有一電路塊,在此被稱為PDL,對一位線進行預充電和平衡,其中PDL所形成的布線圖形具有與存儲器單元晶體管相同的圖形。
文檔編號H01L27/108GK1207588SQ9810308
公開日1999年2月10日 申請日期1998年7月29日 優(yōu)先權日1998年7月29日
發(fā)明者太田賢 申請人:日本電氣株式會社