專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法，特別是涉及有存儲(chǔ)單元的半導(dǎo)體裝置及其制造方法。
迄今已知的一種易失性半導(dǎo)體裝置是SRAM(Static RandomAccess Memory)。在SRAM中將存儲(chǔ)單元配置在呈矩陣(行列)狀配置的互補(bǔ)型數(shù)據(jù)線(位線)和字線的交叉部位。圖59是表示現(xiàn)有的SRAM的存儲(chǔ)單元部分的等效電路圖，圖60是表示現(xiàn)有的SRAM的存儲(chǔ)單元部分的平面布局圖。參照?qǐng)D59及圖60，現(xiàn)有的SRAM的存儲(chǔ)單元由兩個(gè)存取晶體管A1及A2、兩個(gè)驅(qū)動(dòng)晶體管D1及D2、以及兩個(gè)高阻負(fù)載元件R1及R2構(gòu)成。
另外，由兩個(gè)高阻負(fù)載元件R1及R2及兩個(gè)驅(qū)動(dòng)晶體管D1及D2構(gòu)成觸發(fā)電路。由該觸發(fā)電路構(gòu)成交叉耦合的兩個(gè)存儲(chǔ)節(jié)點(diǎn)N1及N2。存儲(chǔ)節(jié)點(diǎn)N1及N2具有高(N1)、低(N2)，或低(N1)、高(N2)這樣的雙穩(wěn)態(tài)。只在供給規(guī)定的電源電壓時(shí)才繼續(xù)保持該雙穩(wěn)態(tài)。
存取晶體管A1及A2的一個(gè)源／漏區(qū)連接在觸發(fā)電路的輸入輸出端即存儲(chǔ)節(jié)點(diǎn)N1及N2上。另外，存取晶體管A1及A2的另一個(gè)源／漏區(qū)連接在位線上。另外，存取晶體管A1及A2的柵極連接在字線上。由該字線控制存取晶體管A1及A2的通／斷。
另外，驅(qū)動(dòng)晶體管D1及D2的漏區(qū)分別連接在存取晶體管A1及A2的一個(gè)源／漏區(qū)上。驅(qū)動(dòng)晶體管D1及D2的源區(qū)連接在GND線(VEE線)上。驅(qū)動(dòng)晶體管D1的柵極連接在存取晶體管A2的源／漏區(qū)上，驅(qū)動(dòng)晶體管D2的柵極連接在存取晶體管A1的源／漏區(qū)上。高阻負(fù)載元件R1及R2分別連接在存取晶體管A1及A2的源／漏區(qū)上。高阻負(fù)載元件R1及R2的另一端連接在電源線(VCC線上)。
作為工作而寫入數(shù)據(jù)時(shí)，選擇字線(WL)，將存取晶體管A1及A2導(dǎo)通。然后，根據(jù)所希望的邏輯值，通過強(qiáng)制地將電壓加在位線對(duì)上，將觸發(fā)電路的雙穩(wěn)態(tài)設(shè)定成上述某一個(gè)狀態(tài)。
讀出數(shù)據(jù)時(shí)，將存取晶體管A1及A2導(dǎo)通。然后，將存儲(chǔ)節(jié)點(diǎn)N1及N2的電位傳遞給位線。
最近，在SRAM的情況下，為了降低成本，也有減小存儲(chǔ)單元的占有面積的趨勢(shì)?？墒牵殡S以這樣的方式減小存儲(chǔ)單元的占有面積，抗軟錯(cuò)誤性能的劣化越發(fā)明顯。所謂軟錯(cuò)誤，是指以下所述的現(xiàn)象而言。α射線從封裝材料等的外部入射而發(fā)生的電子·空穴對(duì)中，電子被吸引到存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)處。因此，存儲(chǔ)單元的存儲(chǔ)信息被反轉(zhuǎn)而產(chǎn)生隨機(jī)錯(cuò)誤。把該錯(cuò)誤稱為軟錯(cuò)誤。隨著存儲(chǔ)單元的占有面積減小，存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)部分的存儲(chǔ)電容C變小。因此，存儲(chǔ)節(jié)點(diǎn)部分的存儲(chǔ)電荷(Q=C×V)也變少。這樣一來，如果存儲(chǔ)節(jié)點(diǎn)部分的存儲(chǔ)電荷變少，就會(huì)產(chǎn)生容易發(fā)生軟錯(cuò)誤的問題。
圖61是表示圖60中所示的現(xiàn)有的存儲(chǔ)單元部分的第一層多晶硅和有源區(qū)的平面布局圖。圖62是表示第二層多晶硅的平面布局圖。參照?qǐng)D61和圖62，在該現(xiàn)有例中示出了沿字線105a和105d的延伸方向呈線對(duì)稱地配置了兩個(gè)存儲(chǔ)單元的情況。在此情況下，在第二層多晶硅層111a～f的布局中，相鄰的存儲(chǔ)單元的兩個(gè)高阻部分111a的一端都連接在VCC布線111f上。因此，由兩個(gè)高阻部分111a和VCC布線111f包圍的區(qū)域的一端不成為開放端，呈封閉端狀。迄今已知在這種封閉端狀的圖形的情況下，在該封閉端部分附近存在難以正確地對(duì)光致抗蝕劑進(jìn)行圖形刻蝕的問題。
具體地說，如一端閉合的圖形所示，在伴有圖形急劇變化的圖形中，成象光學(xué)系統(tǒng)不能傳遞這樣的急劇變化，導(dǎo)致分辨率下降。因此，在伴有一端封閉的那樣的圖形急劇變化的圖形中，如圖62所示，在圖形刻蝕時(shí)，伴有圖形急劇變化的部分中產(chǎn)生高阻部分111a的寬度變寬這樣的不良情況。即，如圖62所示，高阻部分111a的寬度WHR在封閉端部分(底部)產(chǎn)生寬度變寬這樣的不良情況，其結(jié)果，產(chǎn)生高阻部分111a的電阻值下降的問題。
為了解決這樣的問題，有必要延長高阻部分111a的長度LHR。這樣一來，如果延長高阻部分111a的長度LHR，在同一存儲(chǔ)單元尺寸的情況下，存儲(chǔ)節(jié)點(diǎn)部分111c的長度LNODE變短。其結(jié)果，存儲(chǔ)節(jié)點(diǎn)部分111c的平面面積變小，其結(jié)果，存在存儲(chǔ)節(jié)點(diǎn)部分111c的電容下降的問題。這樣一來，如果存儲(chǔ)節(jié)點(diǎn)部分111c的電容下降，如上所述，就容易產(chǎn)生軟錯(cuò)誤這樣的新問題。
另外，在圖62所示的現(xiàn)有的布局中，為了確保相鄰存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)部分111c之間的距離D1，對(duì)存儲(chǔ)單元的邊界必須最低限度地確保最小加工尺寸的1／2。這種情況使得擴(kuò)大存儲(chǔ)節(jié)點(diǎn)部分111c的寬度WNODE受到限制。由于這種情況，使得增加存儲(chǔ)節(jié)點(diǎn)部分111c的電容有困難。
如上所述，在圖60～圖62所示的現(xiàn)有的SRAM的存儲(chǔ)單元的平面布局中，難以確保寬的存儲(chǔ)節(jié)點(diǎn)部分111c的面積，其結(jié)果，難以增加存儲(chǔ)節(jié)點(diǎn)部分111c的電容。因此，在縮小了存儲(chǔ)單元的情況下，難以提高抗軟錯(cuò)誤的性能。
另外，如圖61所示，在將兩個(gè)相鄰的存儲(chǔ)單元配置成線對(duì)稱的情況下，有必要確保相鄰的存儲(chǔ)單元的兩個(gè)驅(qū)動(dòng)晶體管的柵極105c之間的間隔D3。因此，還存在難以使相鄰的存儲(chǔ)器之間的間隔變窄的問題。
另外，在圖60及圖61所示的現(xiàn)有的平面布局中，GND區(qū)108d和字線105d沿平面重疊配置。因此，字線105d和GND區(qū)108d之間的寄生電容增大，其結(jié)果，存在字線105d的RC延遲增大的問題。
本發(fā)明就是為了解決上述這樣的課題而完成的。
本發(fā)明的一個(gè)目的在于提供一種即使在存儲(chǔ)單元變小的情況下，也能提高抗軟錯(cuò)誤性能的半導(dǎo)體裝置。
本發(fā)明的另一個(gè)目的在于提供一種能顯著增加存儲(chǔ)節(jié)點(diǎn)部分的存儲(chǔ)電容的半導(dǎo)體裝置。
本發(fā)明的又一個(gè)目的在于提供一種能提高抗軟錯(cuò)誤性能、同時(shí)能降低字線的RC延遲的半導(dǎo)體裝置。
本發(fā)明的再一個(gè)目的在于提供一種即使在存儲(chǔ)單元縮小了的情況下，也能容易地制造不易產(chǎn)生軟錯(cuò)誤的半導(dǎo)體裝置的半導(dǎo)體裝置制造方法。
本發(fā)明的第一方面的半導(dǎo)體裝置是一種包括存儲(chǔ)單元的半導(dǎo)體裝置，它備有第一布線層和GND布線層。第一布線層是在半導(dǎo)體襯底上被形成的，它包括高阻布線部分和存儲(chǔ)節(jié)點(diǎn)部分。GND布線層是通過介質(zhì)膜在第一布線層上形成的。利用第一布線層的存儲(chǔ)節(jié)點(diǎn)部分和GND布線層和介質(zhì)膜構(gòu)成存儲(chǔ)節(jié)點(diǎn)部分的電容元件。相對(duì)于存儲(chǔ)單元的中心呈點(diǎn)對(duì)稱地配置第一布線層。在字線的延伸方向上按同樣的布局方式相鄰地配置多個(gè)存儲(chǔ)單元。
在本發(fā)明的第一方面的半導(dǎo)體裝置中，由于利用第一布線層的存儲(chǔ)節(jié)點(diǎn)部分和GND布線層和介于它們之間的介質(zhì)膜構(gòu)成存儲(chǔ)節(jié)點(diǎn)部分的電容元件，所以即使在存儲(chǔ)單元縮小了的情況下，也能顯著增加存儲(chǔ)節(jié)點(diǎn)部分的存儲(chǔ)電容。因此，即使在存儲(chǔ)單元縮小了的情況下，也能顯著提高抗軟錯(cuò)誤性能。另外，由于包括高阻布線部分和存儲(chǔ)節(jié)點(diǎn)部分的第一布線層相對(duì)于存儲(chǔ)單元的中心呈點(diǎn)對(duì)稱配置，所以能使構(gòu)成存儲(chǔ)單元的左右反相器的平衡性變好。其結(jié)果，能使數(shù)據(jù)的存儲(chǔ)保存特性穩(wěn)定。另外，由于沿字線的延伸方向按同樣的布局方式相鄰地配置多個(gè)存儲(chǔ)單元，所以在圖形中不會(huì)形成封閉端狀的部分，而成為連續(xù)的開放圖形。因此，能防止在封閉端狀的圖形的情況下光致抗蝕劑圖形刻蝕難的不良情況，其結(jié)果，能進(jìn)行正確的圖形刻蝕。因此，能防止在存在封閉端部分的圖形的情況下高阻部分的一部分的寬度變寬、高阻部分的電阻值下降的不良情況。在存在封閉端部分的圖形的情況下，為了防止高阻部分的電阻值下降，有必要延長高阻部分的長度，但在本發(fā)明中，由于不需要延長高阻部分的長度，所以不需要縮短與高阻部分連接的存儲(chǔ)節(jié)點(diǎn)部分的長度。因此，本發(fā)明能有效地防止存儲(chǔ)節(jié)點(diǎn)部分的電容下降。
本發(fā)明的第二方面的半導(dǎo)體裝置是在第一方面的半導(dǎo)體裝置中，還備有連接著GND布線層的構(gòu)成GND區(qū)的第一及第二雜質(zhì)區(qū)。另外，在一個(gè)存儲(chǔ)單元內(nèi)分別獨(dú)立地形成第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)。在一個(gè)存儲(chǔ)單元內(nèi)形成的第一雜質(zhì)區(qū)及第二雜質(zhì)區(qū)與相鄰的存儲(chǔ)單元的GND區(qū)分別地被形成。這樣，由于使構(gòu)成GND區(qū)的第一及第二雜質(zhì)區(qū)與相鄰的存儲(chǔ)單元的GND區(qū)單獨(dú)地形成，所以能防止相鄰的存儲(chǔ)單元的列電流(流過存儲(chǔ)單元的電流)流入第一及第二雜質(zhì)區(qū)。因此，能抑制GND區(qū)的電位上升，其結(jié)果，能使GND區(qū)的電位穩(wěn)定。
本發(fā)明的第三方面的半導(dǎo)體裝置是在第一方面的半導(dǎo)體裝置中，還備有連接GND布線層的構(gòu)成GND區(qū)的第一及第二雜質(zhì)區(qū)。而且，該第一及第二雜質(zhì)區(qū)和字線不在平面中互相重疊地形成。由于這樣構(gòu)成，所以與字線和第一及第二雜質(zhì)區(qū)重疊成平面的情況相比，能減小字線和第一及第二雜質(zhì)區(qū)之間的寄生電容。因此，能降低字線的RC延遲。
本發(fā)明的第四方面的半導(dǎo)體裝置是在第一至第三方面的半導(dǎo)體裝置中，還備有在第一布線層的下方的半導(dǎo)體襯底上形成的包含柵極的第二布線層。在此情況下，第一布線層除了高阻布線部分和存儲(chǔ)節(jié)點(diǎn)部分以外，還包括電源布線部分。
本發(fā)明的第五方面的半導(dǎo)體裝置是在第四方面的半導(dǎo)體裝置中，還備有第一層間絕緣層，該第一層間絕緣層是在第二布線層及半導(dǎo)體襯底和第一布線層之間被形成的，它有將第二布線層及半導(dǎo)體襯底與第一布線層連接起來的第一接觸孔。使該第一接觸孔的直徑大于第一布線層的厚度和介質(zhì)膜的厚度之和的2倍，且小于第一布線層的厚度和介質(zhì)膜的厚度和GND布線層的厚度之和的2倍。這樣，由于使第一接觸孔的直徑大于第一布線層的厚度和介質(zhì)膜的厚度之和的2倍，所以能沿第一接觸孔的內(nèi)側(cè)面形成存儲(chǔ)節(jié)點(diǎn)部分和介質(zhì)膜，因此，能沿第一接觸孔的內(nèi)側(cè)面形成存儲(chǔ)節(jié)點(diǎn)的電容元件。其結(jié)果，能使存儲(chǔ)節(jié)點(diǎn)部分的電容顯著地增加。另外，由于使第一接觸孔的直徑小于第一布線層的厚度和介質(zhì)膜的厚度和GND布線層的厚度之和的2倍，所以在形成了GND布線層的情況下，能利用GND布線層將第一接觸孔完全填充。因此，能提高GND布線層的上表面的平面性。其結(jié)果，在后繼的制造工序中，能容易地進(jìn)行上層圖形刻蝕。
本發(fā)明的第六方面的半導(dǎo)體裝置是在第五方面的半導(dǎo)體裝置中，這樣來構(gòu)成第一層間絕緣膜，即，使其包括將GND布線層和第一及第二雜質(zhì)區(qū)連接起來的第二接觸孔。在此情況下，使第二接觸孔的直徑小于GND布線層的厚度的2倍。由于這樣來構(gòu)成，所以在第二接觸孔內(nèi)形成了GND布線層的情況下，能利用GND布線層將第二接觸孔完全填充。因此，在形成了GND布線層的情況下，能使GND布線層的上表面更加平坦。其結(jié)果，能容易地進(jìn)行以后所形成的上層圖形刻蝕。
本發(fā)明的第七方面的半導(dǎo)體裝置是在第一或第二方面的半導(dǎo)體裝置中，還備有在第一布線層的下方的半導(dǎo)體襯底上被形成的包含柵極的第二布線層。在此情況下，這樣來構(gòu)成第一布線層，即該第一布線層包括與半導(dǎo)體襯底及第二布線層接觸的下層，以及在該下層上被形成的上層。另外，形成GND布線層，以便經(jīng)由介質(zhì)膜覆蓋上述下層及上層的側(cè)端面。這樣，由于利用下層和上層的兩層結(jié)構(gòu)形成包含存儲(chǔ)節(jié)點(diǎn)部分的第一布線層，同時(shí)形成GND布線層，以便經(jīng)由介質(zhì)膜覆蓋上述下層及上層的側(cè)端面，所以能將第一布線層的下層及上層的側(cè)端面也作為存儲(chǔ)節(jié)點(diǎn)部分的電容使用。因此，存儲(chǔ)節(jié)點(diǎn)部分的表面積能增加下層及上層的側(cè)端面的長度，所以更能增加存儲(chǔ)節(jié)點(diǎn)的電容。因此，更能提高抗軟錯(cuò)誤性能。
本發(fā)明的第八方面的半導(dǎo)體裝置是在第七方面的半導(dǎo)體裝置中，以將電源布線部分包括在內(nèi)的方式構(gòu)成下層。
本發(fā)明的第九方面的半導(dǎo)體裝置是在第七方面的半導(dǎo)體裝置中，以將電源布線部分包括在內(nèi)的方式構(gòu)成上層。
本發(fā)明的第十方面的半導(dǎo)體裝置是在第七方面的半導(dǎo)體裝置中，包含由與下層相同的層構(gòu)成的位線引出電極。如果這樣來構(gòu)成，則由于在同一層進(jìn)行圖形刻蝕，所以能同時(shí)形成第一布線層的下層和位線引出電極，從而能簡化制造工序。
本發(fā)明的第十一方面的半導(dǎo)體裝置是在第七方面的半導(dǎo)體裝置中，還備有第一層間絕緣膜，該第一層間絕緣膜是在第二布線層及半導(dǎo)體襯底和第一布線層之間被形成的，它有將第二布線層及半導(dǎo)體襯底和第一布線層連接起來的第一接觸孔。使該第一接觸孔的直徑大于下層的厚度和上層的厚度和介質(zhì)膜的厚度之和的2倍，且小于下層的厚度和上層的厚度和GND布線層的厚度和介質(zhì)膜的厚度之和的2倍。這樣，由于使第一接觸孔的直徑大于下層的厚度和上層的厚度和介質(zhì)膜的厚度之和的2倍，所以能沿第一接觸孔的內(nèi)側(cè)面形成由下層及上層構(gòu)成的第一布線層和介質(zhì)膜，因此，能使第一布線層中包括的存儲(chǔ)節(jié)點(diǎn)的電容顯著地增加。另外，由于使第一接觸孔的直徑小于下層的厚度和上層的厚度和GND布線層的厚度和介質(zhì)膜的厚度之和的2倍，所以在形成了GND布線層的情況下，能利用GND布線層將第一接觸孔完全填充。其結(jié)果，能提高GND布線層的上表面的平坦性。因此，在后繼的工序中在GND布線層的上方形成布線層的情況下，能容易地進(jìn)行該布線層的圖形刻蝕。
本發(fā)明的第十二方面是一種包括存儲(chǔ)單元的半導(dǎo)體裝置的制造方法，它包括以下工序。在半導(dǎo)體襯底上相對(duì)于存儲(chǔ)單元的中心呈點(diǎn)對(duì)稱地形成包括高阻布線部分和存儲(chǔ)節(jié)點(diǎn)部分的第一布線層。在第一布線層上將介質(zhì)膜夾在中間形成GND布線層。另外，在字線的延伸方向上按同樣的布局方式相鄰地形成多個(gè)存儲(chǔ)單元。在本發(fā)明的第十二方面所述的制造方法中，由于這樣在包含存儲(chǔ)節(jié)點(diǎn)部分的第一布線層上將介質(zhì)膜夾在中間形成GND布線層，所以能利用該存儲(chǔ)節(jié)點(diǎn)部分和GND布線層和介質(zhì)膜構(gòu)成存儲(chǔ)節(jié)點(diǎn)部分的電容元件。因此，能顯著地增加存儲(chǔ)節(jié)點(diǎn)部分的電容。另外，由于相對(duì)于存儲(chǔ)單元的中心呈點(diǎn)對(duì)稱地形成第一布線層，所以能使構(gòu)成存儲(chǔ)單元的左右反相器的平衡性變好，其結(jié)果，能使數(shù)據(jù)的存儲(chǔ)保存特性穩(wěn)定。另外，由于在字線的延伸方向上按同樣的布局方式相鄰地配置多個(gè)存儲(chǔ)單元，所以所形成的圖形呈連續(xù)的開放圖形。因此，與圖形呈封閉端狀的情況相比，容易進(jìn)行光致抗蝕劑的圖形刻蝕，其結(jié)果，在高阻部分的圖形刻蝕時(shí)能防止高阻部分的寬度變寬的不良情況。
本發(fā)明的第十三方面的半導(dǎo)體裝置的制造方法是在第十二方面的半導(dǎo)體裝置的制造方法中，上述形成第一布線層及GND布線層的工序包括以下工序。首先在半導(dǎo)體襯底上形成層間絕緣膜。然后在該層間絕緣膜上依次形成第一布線層及介質(zhì)膜后，在該介質(zhì)膜上形成第一GND布線層。通過對(duì)第一GND布線層和介質(zhì)膜和層間絕緣膜進(jìn)行圖形刻蝕而形成到達(dá)半導(dǎo)體襯底表面的接觸孔。形成第二GND布線層，以便填充接觸孔，同時(shí)覆蓋第一布線層的上表面。這樣，由于在形成接觸孔之前形成第一GND布線層，所以在形成了接觸孔之后，在進(jìn)行將襯底表面上的自然氧化膜除掉的刻蝕時(shí)，能用第一GND布線層保護(hù)介質(zhì)膜。因此，能防止由于該刻蝕而使介質(zhì)膜的厚度變薄，因此能穩(wěn)定地形成存儲(chǔ)節(jié)點(diǎn)的電容。
本發(fā)明的第十四方面的半導(dǎo)體裝置的制造方法是在第十三方面的半導(dǎo)體裝置的制造方法中，在形成第一布線層之前進(jìn)行以下工序。即，在半導(dǎo)體襯底的主表面上分別獨(dú)立地形成構(gòu)成GND區(qū)的第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)。使一個(gè)存儲(chǔ)單元內(nèi)的第一及第二雜質(zhì)區(qū)與相鄰的存儲(chǔ)單元的第一及第二雜質(zhì)區(qū)分別地形成。這樣，由于使一個(gè)存儲(chǔ)單元內(nèi)的第一及第二雜質(zhì)區(qū)與相鄰的存儲(chǔ)單元的第一及第二雜質(zhì)區(qū)單獨(dú)地形成，所以電流不會(huì)從相鄰的存儲(chǔ)單元流入一個(gè)存儲(chǔ)單元的第一及第二雜質(zhì)區(qū)，所以能抑制GND電位上升。
圖1是本發(fā)明的實(shí)施例1的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖2是圖1所示的存儲(chǔ)單元部分的沿100-100線的剖面圖。
圖3是排列了16個(gè)圖1及圖2所示的實(shí)施例1的存儲(chǔ)單元部分時(shí)的平面布局圖。
圖4是排列了16個(gè)圖1及圖2所示的實(shí)施例1的存儲(chǔ)單元部分時(shí)的平面布局圖。
圖5是表示以相同的布局排列了兩個(gè)圖1及圖2所示的存儲(chǔ)單元部分時(shí)的第一層多晶硅膜和有源區(qū)的平面布局圖。
圖6是表示以相同的布局排列了兩個(gè)圖1及圖2所示的存儲(chǔ)單元部分時(shí)的第二層多晶硅膜的平面布局圖。
圖7是說明本發(fā)明的實(shí)施例1的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖8是圖7所示的存儲(chǔ)單元部分的沿100-100線的剖面圖。
圖9是說明本發(fā)明的實(shí)施例1的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖10是圖9所示的存儲(chǔ)單元部分的沿100-100線的剖面圖。
圖11是說明本發(fā)明的實(shí)施例1的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖12是圖11所示的存儲(chǔ)單元部分的沿100-100線的剖面圖。
圖13是說明本發(fā)明的實(shí)施例1的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖14是圖13所示的存儲(chǔ)單元部分的沿100-100線的剖面圖。
圖15是說明本發(fā)明的實(shí)施例1的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖16是圖15所示的存儲(chǔ)單元部分的沿100-100線的剖面圖。
圖17是說明本發(fā)明的實(shí)施例2的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖18是圖17所示的存儲(chǔ)單元部分的沿100-100線的剖面圖。
圖19是圖17所示的存儲(chǔ)單元部分的沿100-100線的剖面圖。
圖20是表示本發(fā)明的實(shí)施例2的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖21是沿圖20所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖22是說明本發(fā)明的實(shí)施例3的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖23是沿圖22所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖24是表示本發(fā)明的實(shí)施例3的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖25是沿圖24所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖26是說明本發(fā)明的實(shí)施例4的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖27是沿圖26所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖28是說明本發(fā)明的實(shí)施例4的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖29是沿圖28所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖30是表示本發(fā)明的實(shí)施例4的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖31是沿圖30所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖32是說明本發(fā)明的實(shí)施例5的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖33是沿圖32所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖34是說明本發(fā)明的實(shí)施例5的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖35是沿圖34所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖36是本發(fā)明的實(shí)施例5的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖37是沿圖36所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖38是說明本發(fā)明的實(shí)施例6的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖39是沿圖38所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖40是沿圖38所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖41是表示本發(fā)明的實(shí)施例6的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖42是沿圖41所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖43是說明本發(fā)明的實(shí)施例7的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖44是沿圖43所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖45是表示本發(fā)明的實(shí)施例7的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖46是沿圖45所示的實(shí)施例7的存儲(chǔ)單元部分的100-100線的剖面圖。
圖47是說明本發(fā)明的實(shí)施例8的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖48是沿圖47所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖49是說明本發(fā)明的實(shí)施例8的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖50是沿圖49所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖51是表示本發(fā)明的實(shí)施例8的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖52是沿圖51所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖53是說明本發(fā)明的實(shí)施例9的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖54是沿圖53所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖55是說明本發(fā)明的實(shí)施例9的SRAM的存儲(chǔ)單元部分的制造工藝用的平面布局圖。
圖56是沿圖55所示的的存儲(chǔ)單元部分的100-100線的剖面圖。
圖57是表示本發(fā)明的實(shí)施例9的SRAM的存儲(chǔ)單元部分的平面布局圖。
圖58是沿圖57所示的存儲(chǔ)單元部分的100-100線的剖面圖。
圖59是表示現(xiàn)有的SRAM的存儲(chǔ)單元部分的等效電路圖。
圖60是表示現(xiàn)有的SRAM的存儲(chǔ)單元部分的第一層多晶硅膜和有源區(qū)的平面布局圖。
圖61是呈線對(duì)稱地配置圖60所示的現(xiàn)有的存儲(chǔ)單元時(shí)的平面布局圖。
圖62是表示呈線對(duì)稱地配置現(xiàn)有的存儲(chǔ)單元部分時(shí)的第二層多晶硅膜的平面布局圖。
以下，根據(jù)


本發(fā)明的實(shí)施例。
(實(shí)施例1)圖1是本發(fā)明的實(shí)施例1的SRAM的存儲(chǔ)單元部分的平面布局圖，圖2是沿圖1中的100-100線的剖面圖。圖3及圖4是表示配置了多個(gè)實(shí)施例1的存儲(chǔ)單元時(shí)的布局的平面圖。首先參照?qǐng)D1及圖2，說明實(shí)施例1的SRAM的存儲(chǔ)單元部分的剖面結(jié)構(gòu)。
在該實(shí)施例1的存儲(chǔ)單元中，在N-型硅襯底1的表面上形成P-型阱區(qū)4。另外，在P-型阱區(qū)4的表面的規(guī)定區(qū)域中形成元件分離用的場絕緣膜2。在由場絕緣膜2包圍的有源區(qū)中隔開規(guī)定的間隔形成N+型源／漏區(qū)8a、8b、8c及8d。在N+型源／漏區(qū)8a～8d的溝道區(qū)一側(cè)形成N-型源／漏區(qū)6。由N-型源／漏區(qū)6和N+型源／漏區(qū)8a～8d構(gòu)成LDD(輕摻雜漏極)結(jié)構(gòu)的源／漏區(qū)。
在位于源／漏區(qū)8a和8b之間的溝道區(qū)上通過柵絕緣膜30形成字線5a。在位于N+型源／漏區(qū)8b和8c之間的溝道區(qū)上通過柵絕緣膜30形成驅(qū)動(dòng)晶體管的柵極5b。在位于N+型源／漏區(qū)8c和8d之間的溝道區(qū)上通過柵絕緣膜30形成驅(qū)動(dòng)晶體管的柵極5c。另外在場絕緣膜2上通過柵絕緣膜30形成字線5d。在字線5a及5d和柵極5b及5c的側(cè)表面上形成側(cè)壁氧化膜7。另外，形成由SiO2膜構(gòu)成的層間絕緣膜9，以便覆蓋全部表面。在層間絕緣膜9的規(guī)定區(qū)域中分別形成接觸孔13a、10a及13c。
在接觸孔13a內(nèi)形成位線接觸焊區(qū)14a，以便與N+型源／漏區(qū)8a接觸，同時(shí)填充接觸孔13a。另外，沿接觸孔10a的內(nèi)側(cè)表面形成存儲(chǔ)節(jié)點(diǎn)部分11c，以便與N+型源／漏區(qū)8b及柵極5b接觸。形成高阻部分11a，以便與存儲(chǔ)節(jié)點(diǎn)部分11c連接。在層間絕緣膜9的上部表面上還形成VCC布線部分11e、11f，以便與高阻部分11a和存儲(chǔ)節(jié)點(diǎn)部分11c連接。存儲(chǔ)節(jié)點(diǎn)部分11c和高阻部分11a和VCC布線部分11e、11f均由具有200～1000埃左右厚度的相同的多晶硅膜構(gòu)成。
形成介質(zhì)膜12，以便覆蓋存儲(chǔ)節(jié)點(diǎn)部分11c和高阻部分11a和層間絕緣膜9的上部表面。介質(zhì)膜12由氮化硅膜(Si3N4)12a和氧化硅膜(SiO2或SiON)12b兩層構(gòu)成。形成GND布線14b，以便填充接觸孔10a，同時(shí)在接觸孔13c內(nèi)與N+型源／漏區(qū)8d進(jìn)行導(dǎo)電性接觸。通過對(duì)具有1000～2000埃左右厚度的相同的多晶硅膜進(jìn)行圖形刻蝕，形成位線接觸焊區(qū)14a和GND布線14b。
另外，形成層間絕緣膜16，以便覆蓋位線接觸焊區(qū)14a、GND布線14b和介質(zhì)膜12。在層間絕緣膜16的位于位線接觸焊區(qū)14a上的區(qū)域中形成位線接觸孔17a。在該位線接觸孔17a內(nèi)形成位線18a，以便與位線接觸焊區(qū)14a導(dǎo)電性地接觸，同時(shí)沿層間絕緣膜16的上表面延伸。位線18a由鋁等構(gòu)成的第一金屬布線形成。在圖2中只示出了位線18a，但實(shí)際上如圖1所示，在一個(gè)存儲(chǔ)單元內(nèi)位線18a和18b彼此隔開一定間隔且互相平行地延伸。
如上所述，在實(shí)施例1的SRAM的存儲(chǔ)單元中，沿接觸孔10a的內(nèi)側(cè)表面形成存儲(chǔ)節(jié)點(diǎn)部分11c，同時(shí)以覆蓋著該存儲(chǔ)節(jié)點(diǎn)部分11c的表面的方式形成介質(zhì)膜12。然后以覆蓋著接觸孔10a的介質(zhì)膜12的表面的方式形成GND布線14b。因此，沿接觸孔10a的內(nèi)側(cè)表面由存儲(chǔ)節(jié)點(diǎn)部分11c、介質(zhì)膜12和GND布線14b構(gòu)成電容器。其結(jié)果，能顯著地增大存儲(chǔ)節(jié)點(diǎn)部分11c的電容。因此，即使在存儲(chǔ)單元尺寸縮小了的情況下，也能顯著地提高耐軟錯(cuò)性能。
另外，如圖3及圖4所示，在實(shí)施例1的存儲(chǔ)單元中，沿字線5a及5d的延伸方向以同樣的布局相鄰地配置多個(gè)存儲(chǔ)單元。以下參照?qǐng)D5及圖6，說明這種情況的效果。圖5示出了有源區(qū)和由第一層多晶硅層構(gòu)成的字線及柵極的配置情況，圖6示出了由第二層多晶硅層構(gòu)成的存儲(chǔ)節(jié)點(diǎn)部分、高阻部分和電源布線部分的配置情況。如圖5及圖6所示，在本發(fā)明中，沿字線5a及5d的延伸方向以同樣的布局相鄰地形成存儲(chǔ)單元。因此，與圖61及圖62所示的現(xiàn)有的情況不同，在高阻部分第二層多晶硅圖形不呈封閉端狀的圖形，而呈連續(xù)的開放圖形。因此，與圖62所示的情況不同，具有光致抗蝕劑的圖形刻蝕變得容易的效果。
即，在圖6所示的實(shí)施例1的存儲(chǔ)單元的配置中，由于沒有封閉端部分而呈連續(xù)的開放圖形，所以不會(huì)產(chǎn)生分辨率下降的不利情況。其結(jié)果，能良好地進(jìn)行圖形刻蝕。其結(jié)果，也能按照設(shè)計(jì)的尺寸正確地形成圖6所示的高阻部分11a，能消除圖62所示情況下的高阻部分的電阻值下降的問題。其結(jié)果，能確保存儲(chǔ)節(jié)點(diǎn)部分11c的更寬的面積。因此，能有效地防止存儲(chǔ)節(jié)點(diǎn)部分的電容值下降的問題。
另外，如圖6所示，在實(shí)施例中由于相對(duì)于存儲(chǔ)單元的中心呈點(diǎn)對(duì)稱地配置存儲(chǔ)節(jié)點(diǎn)部分11c及11d、高阻部分11a及11b，所以構(gòu)成存儲(chǔ)單元的左右的反相器的平衡性變好。其結(jié)果，能使存儲(chǔ)保存特性穩(wěn)定。另外，如圖6所示，在本實(shí)施例中由于以相同的布局沿橫向相鄰地配置存儲(chǔ)單元，所以與圖62所示的情況不同，能以最小的加工尺寸形成存儲(chǔ)節(jié)點(diǎn)部分11c和相鄰的存儲(chǔ)單元的高阻部分11b之間的距離D2。因此，不會(huì)象圖62所示的以往的情況那樣，為了確保相鄰的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)部分111c之間的空隙而限制存儲(chǔ)節(jié)點(diǎn)部分111c的長度WNODE。就是說，通過進(jìn)行圖6所示的配置，能使存儲(chǔ)節(jié)點(diǎn)部分11c的橫向長度WNODE比圖62所示的以往情況下的長。因此，能增加存儲(chǔ)節(jié)點(diǎn)部分11c的面積，能增加與其相應(yīng)大小的存儲(chǔ)節(jié)點(diǎn)的電容。
另外，利用圖5所示的實(shí)施例1的有源區(qū)3的平面形狀，能增大驅(qū)動(dòng)晶體管的有源區(qū)的寬度WD。因此，驅(qū)動(dòng)晶體管的電流增加，其結(jié)果，能增大稱為“單元比(cell ratio)”的驅(qū)動(dòng)晶體管和存取晶體管的電導(dǎo)比(電流比)。因此，能增大反相器的增益，反相器輸出的轉(zhuǎn)變部分的斜率變得陡峭，所以能謀求存儲(chǔ)單元工作的穩(wěn)定。
另外，在圖6所示的布局中，一個(gè)存儲(chǔ)單元內(nèi)的存儲(chǔ)節(jié)點(diǎn)部分11c和相鄰的存儲(chǔ)單元內(nèi)的存儲(chǔ)節(jié)點(diǎn)部分11d與圖62所示的情況不同，是錯(cuò)開配置的。因此，一個(gè)存儲(chǔ)單元內(nèi)的存儲(chǔ)節(jié)點(diǎn)部分11c和相鄰的存儲(chǔ)單元內(nèi)的存儲(chǔ)節(jié)點(diǎn)部分11d之間最接近的、相對(duì)的部分的面積變小。因此，能降低一個(gè)存儲(chǔ)單元內(nèi)的存儲(chǔ)節(jié)點(diǎn)部分11c和相鄰的存儲(chǔ)單元內(nèi)的存儲(chǔ)節(jié)點(diǎn)部分11d由于導(dǎo)電性的微小異物或光致刻蝕現(xiàn)象不良造成的圖形刻蝕不良等引起的短路的幾率，能防止發(fā)生這樣不良現(xiàn)象。
另外，在本實(shí)施例中，構(gòu)成圖1所示的GND布線14b，以便將上下及橫向相鄰的存儲(chǔ)器之間連接起來。因此，能使存儲(chǔ)單元的GND電位更穩(wěn)定，其結(jié)果是單元的工作也會(huì)穩(wěn)定。
另外，在本實(shí)施例中，如圖5所示，在一個(gè)存儲(chǔ)單元內(nèi)個(gè)別地獨(dú)立地形成構(gòu)成GND區(qū)的N+型源／漏區(qū)8d，同時(shí)相鄰的存儲(chǔ)單元的GND區(qū)也都個(gè)別地獨(dú)立地形成。因此，相鄰的存儲(chǔ)單元不共用GND區(qū)，所以相鄰的存儲(chǔ)單元的列電流(流過存儲(chǔ)單元的電流)不流入構(gòu)成GND區(qū)的N+型源／漏區(qū)8d。因此，能有效地抑制GND電流上升，其結(jié)果，能謀求GND電流的穩(wěn)定。
另外，在本實(shí)施例中，如圖2所示，接觸孔10a的直徑被設(shè)定成大于存儲(chǔ)結(jié)點(diǎn)部分11c的厚度和介質(zhì)膜12的厚度之和的2倍，且小于存儲(chǔ)節(jié)點(diǎn)部分11c的厚度和介質(zhì)膜12的厚度和GND布線層14b的厚度之和的2倍。因此，由于使接觸孔10a的直徑大于存儲(chǔ)節(jié)點(diǎn)部分11c的厚度和介質(zhì)膜12的厚度之和的2倍，所以能沿接觸孔10a的內(nèi)側(cè)表面形成存儲(chǔ)節(jié)點(diǎn)部分11c和介質(zhì)膜12。其結(jié)果，能沿接觸孔10a的內(nèi)側(cè)表面形成由存儲(chǔ)節(jié)點(diǎn)部分11c和介質(zhì)膜12和GND布線14b構(gòu)成的電容器。因此，能使存儲(chǔ)節(jié)點(diǎn)部分11c的電容顯著地增加。另一方面，由于使接觸孔的直徑小于存儲(chǔ)節(jié)點(diǎn)部分11c的厚度和介質(zhì)膜12的厚度和GND布線14b的厚度之和的2倍，所以在形成了GND布線14b的情況下，能利用GND布線14b填充接觸孔10a。因此，能使GND布線14b的上部表面平坦。其結(jié)果，能容易地進(jìn)行形成GND布線14b的上層時(shí)的圖形刻蝕。
另外，圖2所示的接觸孔13c的直徑最好小于GND布線層14b的厚度的2倍。通過這樣來構(gòu)成，在形成GND布線層14b時(shí)能完全填充接觸孔13c。其結(jié)果，上層的圖形刻蝕變得容易。
另外，在本實(shí)施例中，如圖2及圖5所示，字線5d和構(gòu)成GND區(qū)的N+型源／漏區(qū)8d不在平面上互相重疊地形成。就是說，在字線5d的下側(cè)形成場絕緣膜2。因此，與在字線5d的下側(cè)通過柵絕緣膜30形成N+型源／漏區(qū)8d的情況相比，能減小字線5d的寄生電容。其結(jié)果，能降低字線5d的RC延遲。
另外，圖2所示的由SiO2膜構(gòu)成的層間絕緣膜9的厚度最好盡可能地厚。通過加厚層間絕緣膜9的厚度，使沿接觸孔10a的側(cè)面形成的存儲(chǔ)節(jié)點(diǎn)部分11c的長度變長，因此能使存儲(chǔ)節(jié)點(diǎn)部分11c的電容增加與其相應(yīng)的大小。
其次，參照?qǐng)D7～圖16說明實(shí)施例1的SRAM的存儲(chǔ)單元的制造工藝。另外，沿圖7、圖9、圖11、圖13及圖15中的100-100線的剖面圖分別示于圖8、圖10、圖12、圖14及圖16。首先，如圖7及圖8所示，例如用LOCOS(硅的局部氧化)法在N-型硅襯底1上形成具有2000～5000埃左右厚度的由SiO2膜構(gòu)成的場絕緣膜2。例如，將SiO2膜(圖中未示出)作為襯墊膜，將在它上面淀積的Si3N4膜(圖中未示出)作為耐氧化性掩模用，通過有選擇地進(jìn)行熱氧化，形成該場絕緣膜2。
此后，通過將襯墊膜及Si3N4膜除去，露出N-型硅襯底1的表面上的有源區(qū)3。此后，在N-型硅襯底1的主表面上，以200～700KeV(千電子伏特)注入1×1012～1×1013cm-2左右的例如硼等P型雜質(zhì)。再以30～70KeV左右注入3×1012cm-2左右的硼等P型雜質(zhì)，進(jìn)行存取晶體管及驅(qū)動(dòng)晶體管的閾值電壓的設(shè)定。通過這樣處理，在N-型硅襯底1的主表面上形成具有濃度為1016～1018／cm3左右的雜質(zhì)的P-型阱區(qū)4。
其次，如圖9及圖10所示，通過使N-型硅襯底1的表面進(jìn)行熱氧化，形成由SiO2膜構(gòu)成的厚度約為40～100埃的柵絕緣膜30。用LPCVD(低壓化學(xué)汽相淀積)法例如摻入磷化氫(PH3)等氣體，在該柵絕緣膜30上淀積磷濃度約為1．0～8．0×1020cm-3的具有500～1000埃左右厚度的磷摻雜多晶硅膜。該磷摻雜多晶硅膜構(gòu)成第一層多晶硅膜然后，利用光刻技術(shù)和反應(yīng)性離子刻蝕(RIE)法，對(duì)上述的磷摻雜多晶硅膜及其下面的柵絕緣層進(jìn)行圖形刻蝕。于是形成字線5a、5d、驅(qū)動(dòng)晶體管的柵極5b、5c、以及柵絕緣膜30。另外，也可以用例如由硅化鎢(WSi2)膜等金屬硅化物薄膜和磷摻雜多晶硅膜構(gòu)成的所謂多晶硅硅化物(polycide)布線形成字線5a、5d和柵極5b、5c。
此后，將柵極5b、5c和字線5a、5d作為掩模，以30～70KeV左右、且以45度的注入角度，一邊使晶片旋轉(zhuǎn)，一邊將劑量為1．0～5．0×1013cm-2的砷(As)注入到N-型硅襯底1的表面上。于是形成具有濃度為1017～1019／cm3左右的雜質(zhì)的N-型源／漏區(qū)6。然后，用LPCVD法在全部表面上淀積厚度為500～2000埃左右的SiO2膜(圖中未示出)之后，用RIE法對(duì)該SiO2膜進(jìn)行各向異性刻蝕。于是，在字線5a及5d和柵極5b及5c的側(cè)面形成寬度為500～2000埃左右的側(cè)壁氧化膜7。
此后，將柵極5b、5c、字線5a、5d和側(cè)壁氧化膜7作為掩模，以50KeV將劑量為1．0～5．0×1015cm-2左右的砷(As)注入到N-型硅襯底1的表面上。于是形成N+型源／漏區(qū)8a～8d。該N+型源／漏區(qū)有濃度為1020～1021／cm3左右的雜質(zhì)。這樣便形成由低濃度的N-型源／漏區(qū)6和高濃度的N+型源／漏區(qū)8a～8d構(gòu)成的LDD結(jié)構(gòu)的源／漏區(qū)。
其次，如圖11及圖12所示，用LPCVD法在全部表面上形成由厚度為1000～10000埃左右的SiO2膜構(gòu)成的層間絕緣膜9。用光刻技術(shù)和RIE法有選擇地除去層間絕緣膜9的規(guī)定區(qū)域域，使N+型源／漏區(qū)8b和柵極5b及5c的一部分露出，形成接觸孔10a和10b。
然后，用氫氟酸(HF)等將在該露出的柵極5b及5c的上表面和源／漏區(qū)8b的表面上形成的自然氧化膜除去。
此后，用LPCVD法淀積厚度為200～1000埃左右的第二層多晶硅膜(圖中未示出)之后，用光刻技術(shù)和RIE法進(jìn)行圖形刻蝕。此后，以30KeV將劑量為1．0×1012cm-2～1．0×1014cm-2左右的磷(P)注入到第二層多晶硅膜中。
如圖13及圖14所示，再用光刻技術(shù)形成被刻蝕成規(guī)定形狀的光致抗蝕劑19。將光致抗蝕劑19作為掩模，以20KeV左右將劑量為1．0×1014cm-2～1．0×1015cm-2左右的砷(As)注入到第二層多晶硅膜中，形成具有低電阻值的存儲(chǔ)節(jié)點(diǎn)部分11c、11d和Vcc布線部分11e、11f。被光致抗蝕劑19蓋住的部分由于未注入As，所以成為具有高電阻值的部分11a及11b。該高電阻值的部分11a及11b的阻值約為100MΩ～10TΩ／條，低電阻值部分(存儲(chǔ)節(jié)點(diǎn)部分11c及11d、VCC布線部分11e及11f)的阻值1kΩ～100kΩ／□片的薄層電阻。另外，驅(qū)動(dòng)晶體管的柵極5b及5c由存儲(chǔ)節(jié)點(diǎn)部分11c及11d連接在N+型源／漏區(qū)8b上。
此后，如圖15及圖16所示，例如用LPCVD法淀積厚度為50～200埃左右的氮化硅膜(Si3N4)12a。然后，例如在約750～900℃的溫度條件下，在氫氣氛中通過使該氮化硅膜12a的表面氧化，形成氧化硅膜(SiO2或SiON)12b。于是形成由氮化硅膜12a和氧化硅膜12b構(gòu)成的介質(zhì)膜12。另外，介質(zhì)膜12不限于Si3N4膜12a／SiO2膜12b這種兩層膜，也可以采用由SiO2膜或Si3N4膜等構(gòu)成的單層膜，也可以采用SiO2膜／Si3N4膜／SiO2膜等復(fù)合膜或其它介電常數(shù)大的高介質(zhì)膜。
此后，用光刻技術(shù)和RIE法，形成位線直接接觸孔13a及13b、GND直接接觸孔13c及13d。
然后，用氫氟酸(HF)等將在位線直接接觸孔13a及13b內(nèi)露出的N+型源／漏區(qū)8a表面上形成的自然氧化膜、以及在GND直接接觸孔13c及13d內(nèi)露出的N+型源／漏區(qū)8b表面上形成的自然氧化膜除去。此后，用LPCVD法形成由第三層多晶硅膜構(gòu)成的磷摻雜多晶硅膜(圖中未示出)。該磷摻雜多晶硅膜的厚度約為1000～2000埃，磷濃度為1．0～8．0×1020cm-3左右。然后，用光刻技術(shù)和RIE法，對(duì)該磷摻雜多晶硅膜進(jìn)行圖形刻蝕，形成位線接觸焊區(qū)14a及14c，以及GND布線14b。
另外，在本實(shí)施例中，雖然只用磷摻雜多晶硅膜形成了位線接觸焊區(qū)14a及14c，以及GND布線14b，但本發(fā)明不限于此，例如也可以采用由硅化鎢膜等金屬硅化物膜和磷摻雜多晶硅膜構(gòu)成的所謂的多晶硅硅化物布線。
此后，如圖1及圖2所示，和通常的LSI一樣，在形成了層間絕緣膜16之后，在該層間絕緣膜16的規(guī)定區(qū)域域形成位線接觸孔17a及17b。然后，形成由鋁布線構(gòu)成的位線18a及18b，以便通過該位線接觸孔17a及17b與N+型源／漏區(qū)8a進(jìn)行導(dǎo)電性連接。
這樣便制成了實(shí)施例1的SRAM的存儲(chǔ)單元。
(實(shí)施例2)圖17～圖19是說明實(shí)施例2的存儲(chǔ)單元部分的制造工藝用的平面布局圖及剖面圖。圖20是本發(fā)明的實(shí)施例2的SRAM的存儲(chǔ)單元部分的平面布局圖，圖21是沿圖20中的100-100線的剖面圖。首先參照?qǐng)D21，說明實(shí)施例2的結(jié)構(gòu)。該實(shí)施例2基本上與圖2所示的實(shí)施例1的結(jié)構(gòu)相同。但是，在該實(shí)施例2中，形成SiO2膜20，以便覆蓋VCC布線11e及11f。然后，形成介質(zhì)膜12，以便覆蓋該SiO2膜20。這樣，通過形成SiO2膜20及介質(zhì)膜12，來覆蓋第二層的多晶硅膜即VCC布線11e及11f，從而在對(duì)介質(zhì)膜12上形成的第三層的多晶硅膜進(jìn)行圖形刻蝕時(shí)，在過刻蝕的情況下，介質(zhì)膜12及SiO2膜成為刻蝕阻擋膜。這時(shí)，與只用介質(zhì)膜12作為刻蝕阻擋膜的情況相比，即使進(jìn)行了過刻蝕時(shí)，也能有效地防止變成沒有刻蝕阻擋膜的狀態(tài)。因此，能避免在進(jìn)行了過刻蝕時(shí)由于刻蝕阻擋膜消失而使第二層多晶硅膜斷線的問題。
其次，參照?qǐng)D17～圖19，說明實(shí)施例2的存儲(chǔ)單元部分的制造工藝。在該實(shí)施例2的存儲(chǔ)單元部分的制造工藝中，首先進(jìn)行與圖7～圖14所示的實(shí)施例1的制造工藝相同的工藝。此后，如圖17～圖18所示，在全部表面上淀積厚度為200～1000埃左右的SiO2膜20。此后，用光刻技術(shù)在SiO2膜20上的規(guī)定區(qū)域域形成被刻蝕成規(guī)定形狀的圖19所示的光致刻蝕劑21。將光致刻蝕劑21作為掩模，用RIE法對(duì)SiO2膜20進(jìn)行干法刻蝕，形成圖19所示的所刻蝕的圖形SiO2膜20。然后將光致刻蝕劑21除去。
然后，如圖21所示，與上述實(shí)施例一樣，形成介質(zhì)膜12。在該介質(zhì)膜12上形成第三層多晶硅膜后進(jìn)行圖形刻蝕。于是，形成GND布線14b和位線接觸焊區(qū)14a。在對(duì)該位線接觸焊區(qū)14a和GND布線14b進(jìn)行圖形刻蝕時(shí)，如上所述，SiO2膜20和介質(zhì)膜12這兩個(gè)膜便成為刻蝕阻擋膜。因此，與只用介質(zhì)膜12作為刻蝕阻擋膜的實(shí)施例1的情況相比，刻蝕阻擋膜不易消失。其結(jié)果，能有效地防止構(gòu)成第二層的多晶硅膜的VCC布線11e及11f發(fā)生斷線。
(實(shí)施例3)圖22是說明實(shí)施例3的存儲(chǔ)單元部分的制造工藝用的平面布局圖，圖23是沿圖22中的100-100線的剖面圖。圖24是本發(fā)明的實(shí)施例3的SRAM的存儲(chǔ)單元部分的平面布局圖，圖25是沿圖24中的100-100線的剖面圖。首先，參照?qǐng)D24及圖25，說明該實(shí)施例3的結(jié)構(gòu)。在該實(shí)施例3中，與實(shí)施例2一樣，形成SiO2膜20，以便覆蓋VCC布線11e及11f。另外，在該實(shí)施例3中，沿構(gòu)成第二層的多晶硅膜的存儲(chǔ)節(jié)點(diǎn)部分11c及高阻部分11a的上表面、側(cè)表面及下表面通過介質(zhì)膜12形成GND布線240b。因此，與實(shí)施例1及2相比，能增加由存儲(chǔ)結(jié)點(diǎn)部分11a、介質(zhì)膜12和GND布線240b構(gòu)成的電容器的表面積。其結(jié)果，更能增加存儲(chǔ)節(jié)點(diǎn)電容，因此能更加提高抗軟錯(cuò)誤性能。另外，與上述的實(shí)施例2一樣，由于設(shè)有SiO2膜20，所以在對(duì)第三層多晶硅膜即GND布線240b進(jìn)行圖形刻蝕時(shí)即使發(fā)生了過刻蝕，也不會(huì)產(chǎn)生使下層的VCC布線11e及11f的表面露出而斷線這樣的不良現(xiàn)象。
其次，參照?qǐng)D22及圖23，說明實(shí)施例3的制造工藝。作為實(shí)施例3的制造工藝，首先進(jìn)行與圖18及圖19所示的實(shí)施例2的制造工藝相同的工藝。此后，如圖22及圖23所示，將光致抗施劑21作為掩模，例如用氫氟酸(HF)有選擇地除去SiO2膜20和由SiO2膜構(gòu)成的層間絕緣膜9。因此，通過在層間絕緣膜9上形成凹部9a及9b，使構(gòu)成第二層多晶硅膜的存儲(chǔ)節(jié)點(diǎn)部分11c及高阻部分11a的側(cè)面和底面露出。此后將光致抗施劑21除去。此后，經(jīng)過與上述的實(shí)施例1及2同樣的工藝，制成圖25所示的實(shí)施例3的結(jié)構(gòu)。在此情況下，由于介質(zhì)膜12及GND布線240b是沿上述露出的存儲(chǔ)節(jié)點(diǎn)部分11c及高阻部分11a的側(cè)面和底面和上表面形成的，所以能顯著地增加存儲(chǔ)節(jié)點(diǎn)部分11c的存儲(chǔ)電容。
(實(shí)施例4)圖26及圖28、圖27及圖29是說明實(shí)施例4的制造工藝用的平面布局圖及剖面圖。圖30是本發(fā)明的實(shí)施例4的SRAM的存儲(chǔ)單元部分的平面布局圖，圖31是沿圖30中的100-100線的剖面圖。首先，參照?qǐng)D30及圖31，在該實(shí)施例4的結(jié)構(gòu)中，第三層多晶硅膜呈兩層結(jié)構(gòu)。通過對(duì)該兩層膜進(jìn)行圖形刻蝕，形成由多晶硅膜140a和多晶硅膜14a構(gòu)成的位線接觸焊區(qū)、以及由多晶硅膜140b和多晶硅膜14b構(gòu)成的GND布線。通過以這種方式將第三層多晶硅膜構(gòu)成兩層膜結(jié)構(gòu)，在形成第三層多晶硅膜的上層之前，在將在接觸孔13a及13c內(nèi)的N+型源／漏區(qū)8a及8d的表面上形成的自然氧化膜除去時(shí)，介質(zhì)膜12由第三層多晶硅膜的下層進(jìn)行保護(hù)。因此，能防止在淀積第三層多晶硅膜的上層之前利用氫氟酸(HF)等將自然氧化膜除去的過程中將介質(zhì)膜12減薄。因此，在對(duì)第三層多晶硅膜進(jìn)行圖形刻蝕時(shí)，能防止刻蝕阻擋膜消失而使第二層多晶硅膜斷線這樣的不良情況的發(fā)生。與此同時(shí)，由于能穩(wěn)定地形成介質(zhì)膜12的厚度，所以能穩(wěn)定地形成存儲(chǔ)節(jié)點(diǎn)電容。
其次，參照?qǐng)D26～圖29，說明實(shí)施例4的制造工藝。作為實(shí)施例4的制造工藝，首先用與圖13及圖14所示的實(shí)施例1相同的工藝，進(jìn)行到圖14所示的工序?yàn)橹?。此后，如圖26及圖27所示，形成介質(zhì)膜12。在介質(zhì)膜12上形成成為第三層多晶硅膜的下層的厚度為100～500埃左右、磷濃度為1．0～8．0×1020cm-3左右的磷摻雜多晶硅膜140。用光刻技術(shù)在磷摻雜多晶硅膜140上的規(guī)定區(qū)域域形成光致抗蝕劑膜22。
將光致刻蝕劑22作為掩模，用RIE法對(duì)磷摻雜多晶硅膜140、介質(zhì)膜12及由SiO2膜構(gòu)成的層間絕緣膜9連續(xù)地進(jìn)行刻蝕。于是形成圖28及圖29所示的位線直接接觸孔13a、13b、GND直接接觸孔13c及13d。再用氫氟酸(HF)等將在接觸孔13a～13d的表面上形成的自然氧化膜除去后，在全部表面上淀積磷摻雜多晶硅膜14。該磷摻雜多晶硅膜14的厚度約為1000～2000埃，磷濃度為1．0～8．0×1020cm-3左右。這樣，在淀積磷摻雜多晶硅膜14之前用氫氟酸(HF)等將自然氧化膜除去的工藝中，由于介質(zhì)膜12被磷摻雜多晶硅膜140所覆蓋，所以不會(huì)發(fā)生由于氫氟酸(HF)等的作用而使介質(zhì)膜12的厚度變薄的不良情況。因此，如上所述，不會(huì)產(chǎn)生由于介質(zhì)膜12的厚度減薄而引起下層的第二層多晶硅膜斷線這樣的不良情況，同時(shí)能穩(wěn)定地形成介質(zhì)膜12的厚度。
此后，如圖29所示，在磷摻雜多晶硅膜14上的規(guī)定區(qū)域域形成光致抗蝕劑23。將該光致抗蝕劑23作為掩模，通過對(duì)磷摻雜多晶硅膜14及140進(jìn)行圖形刻蝕，形成圖31所示的由磷摻雜多晶硅膜140a及14a構(gòu)成的位線接觸焊區(qū)、以及由磷摻雜多晶硅膜14b及140b構(gòu)成的GND布線。此后，利用與上述實(shí)施例1相同的工藝，制成圖30及圖31所示的實(shí)施例4的存儲(chǔ)單元部分。
(實(shí)施例5)圖32～圖35是說明本發(fā)明的實(shí)施例5的存儲(chǔ)單元部分的制造工藝用的平面布局圖及剖面圖。圖36是實(shí)施例5的SRAM的存儲(chǔ)單元部分的平面布局圖，圖37是沿圖36中的100-100線的剖面圖。首先，參照?qǐng)D36及圖37，在該實(shí)施例5的存儲(chǔ)單元部分的結(jié)造中，將存儲(chǔ)節(jié)點(diǎn)部分及VCC布線部分形成為兩層結(jié)構(gòu)。具體地說，存儲(chǔ)節(jié)點(diǎn)部分由厚度為500～1000埃左右的磷摻雜多晶硅膜24c和它上面的厚度為200～1000埃左右的多晶硅膜11c構(gòu)成。另外，VCC布線由磷摻雜多晶硅膜24a、24b和它上面的多晶硅膜11f、11e構(gòu)成。形成GND布線14b，以便覆蓋由磷摻雜多晶硅膜24c和多晶硅膜11c構(gòu)成的存儲(chǔ)節(jié)點(diǎn)部分的上部表面及側(cè)部表面。因此，存儲(chǔ)節(jié)點(diǎn)部分與只有多晶硅膜11c的情況相比，在存儲(chǔ)節(jié)點(diǎn)部分的側(cè)壁部分形成的電容器的長度變長。因此，能使存儲(chǔ)節(jié)點(diǎn)部分的電容器的電容增加。
作為該實(shí)施例5的存儲(chǔ)單元部分制造方法，如圖32及圖33所示，在經(jīng)過與實(shí)施例1的圖11及圖12所示的制造工藝相同的處理后，形成接觸孔10a及10b。此后，用氫氟酸(HF)等將自然氧化膜除去。然后，用LPCVD法淀積成為第二層多晶硅膜的厚度為500～1000埃左右、磷濃度為1．0～8．0×1020cm-3左右的磷摻雜多晶硅膜。然后用光刻技術(shù)和RIE法對(duì)該多晶硅膜進(jìn)行圖形刻蝕，形成VCC布線24a及24b、以及存儲(chǔ)節(jié)點(diǎn)連接布線24c及24d。
此后，用氫氟酸(HF)等將自然氧化膜除去后，用LPCVD法淀積厚度達(dá)200～1000埃左右的第三層多晶硅膜。此后，在該第三層多晶硅膜上的規(guī)定區(qū)域域形成圖35所示的光致抗蝕劑25后，將該光致抗蝕劑25作為掩模，用RIE法對(duì)第三層多晶硅膜進(jìn)行刻蝕。于是形成圖35所示的經(jīng)過圖形刻蝕后的第三層多晶硅膜11。將光致抗蝕劑25除去后，經(jīng)過與實(shí)施例1相同的工藝，制成圖37所示的實(shí)施例5的存儲(chǔ)單元部分。
這樣，在實(shí)施例5中，存儲(chǔ)節(jié)點(diǎn)部分的厚度為由第二層多晶硅膜構(gòu)成的存儲(chǔ)節(jié)點(diǎn)連接布線24c、24d的厚度和由第三層多晶硅膜構(gòu)成的存儲(chǔ)節(jié)點(diǎn)連接部分11c、11d的厚度之和，所以由存儲(chǔ)節(jié)點(diǎn)部分、介質(zhì)膜12和GND布線14b形成的電容器的表面積增加相當(dāng)于存儲(chǔ)節(jié)點(diǎn)連接布線24c及24d的厚度的大小。因此，能進(jìn)一步增加存儲(chǔ)節(jié)點(diǎn)部分的電容。另外，由于VCC布線的厚度為VCC布線24a及24b和VCC布線部分11e及11f之和，所以具有能降低布線電阻的效果。
另外，在該實(shí)施例5中，接觸孔10a及10b的直徑最好大于存儲(chǔ)節(jié)點(diǎn)連接布線24c、24d的厚度和存儲(chǔ)節(jié)點(diǎn)連接部分11a、11c的厚度之和的2倍，而且小于存儲(chǔ)節(jié)點(diǎn)連接布線24c、24d的厚度、存儲(chǔ)節(jié)點(diǎn)連接部分11a、11c的厚度、介質(zhì)膜12的厚度和GND布線14b的厚度之和的2倍。因此，由于使接觸孔10a及10b的直徑大于存儲(chǔ)節(jié)點(diǎn)連接布線24c、24d的厚度和存儲(chǔ)節(jié)點(diǎn)連接部分11a、11c的厚度之和的2倍，所以能沿接觸孔10a及10b的內(nèi)壁形成存儲(chǔ)節(jié)點(diǎn)連接部分11c、11d和介質(zhì)膜12。因此，能顯著地增加由存儲(chǔ)節(jié)點(diǎn)連接部分11c、介質(zhì)膜12和GND布線14b構(gòu)成的電容器的電容。另外，由于將接觸孔10a及10b的直徑設(shè)定得小于存儲(chǔ)節(jié)點(diǎn)連接布線24c、24d的厚度、存儲(chǔ)節(jié)點(diǎn)連接部分11c、11d的厚度、介質(zhì)膜12的厚度和GND布線14b的厚度之和的2倍，因此在形成了GND布線14b的情況下，能用GND布線14b填充接觸孔10a及10b。因此，能使GND布線14b的表面平坦，其結(jié)果，例如上層的位線18a、18b的圖形刻蝕變得容易。
另外，GND直接接觸孔13c及13d的直徑最好小于GND布線14b的厚度的2倍。由于這樣處理，則能用GND布線14b填充GND直接接觸孔13c及13d，所以可提高GND布線14b表面的平坦性。因此，能獲得容易進(jìn)行上層的例如位線18a、18b的圖形刻蝕的效果。
另外，構(gòu)成存儲(chǔ)節(jié)點(diǎn)連接布線24c、24d的第二層的多晶硅膜的厚度最好厚一些。這樣由于將第二層的多晶硅膜的厚度加厚，所以能使存儲(chǔ)節(jié)點(diǎn)的電容增加與該增加的厚度相應(yīng)的大小。
(實(shí)施例6)圖38～圖40是說明實(shí)施例6的存儲(chǔ)單元部分的制造工藝用的平面布局圖及剖面圖。圖41是本發(fā)明的實(shí)施例6的SRAM的存儲(chǔ)單元部分的平面布局圖，圖42是沿圖41中的100-100線的剖面圖。首先，參照?qǐng)D41及圖42，作為實(shí)施例6的存儲(chǔ)單元部分的結(jié)構(gòu)，具有將實(shí)施例2的SiO2膜20用于上述實(shí)施例5的結(jié)構(gòu)中的結(jié)構(gòu)。因此，在該明實(shí)施例6中，能獲得實(shí)施例2和實(shí)施例5兩者的效果。
作為實(shí)施例6的制造工藝，進(jìn)行與圖32～圖35所示的實(shí)施例5的處理相同的處理。此后，如圖39所示，在全部表面上淀積厚度為200～1000埃左右的SiO2膜20。用光刻技術(shù)在該SiO2膜20上的規(guī)定區(qū)域域形成圖40所示的光致抗蝕劑21后，將該光致抗蝕劑21作為掩膜，用RIE法有選擇地將SiO2膜20的一部分除去。于是形成圖40所示的進(jìn)行過圖形刻蝕后的SiO2膜20。此后將光致抗蝕劑21除去。然后經(jīng)過與實(shí)施例5相同的處理，完成圖42所示的實(shí)施例6的存儲(chǔ)單元部分的結(jié)構(gòu)。
在該實(shí)施例6中，SiO2膜20和介質(zhì)膜12兩者成為形成GND布線14b時(shí)的刻蝕阻擋膜。因此在形成GND布線14b時(shí)即使進(jìn)行了過刻蝕，也能有效地防止刻蝕阻擋膜消失而使下層的VCC布線11f斷線等的不良情況的發(fā)生，能獲得與實(shí)施例2相同的效果。
(實(shí)施例7)圖43是說明實(shí)施例7的存儲(chǔ)單元部分的制造工藝用的平面布局圖及剖面圖。圖44是沿圖43中的100-100線的剖面圖。圖45是本發(fā)明的實(shí)施例7的SRAM的存儲(chǔ)單元部分的平面布局圖，圖46是沿圖45中的100-100線的剖面圖。首先，參照?qǐng)D45及圖46，該實(shí)施例7的結(jié)構(gòu)是將實(shí)施例3的結(jié)構(gòu)用于上述實(shí)施例5的結(jié)構(gòu)的例子。具體地說，用存儲(chǔ)節(jié)點(diǎn)連接布線24c和存儲(chǔ)節(jié)點(diǎn)部分11c的兩層結(jié)構(gòu)形成存儲(chǔ)節(jié)點(diǎn)部分，同時(shí)不僅在存儲(chǔ)節(jié)點(diǎn)部分的上表面和側(cè)表面、而且在下表面也形成介質(zhì)膜12。通過這樣來構(gòu)成，能進(jìn)一步增加存儲(chǔ)節(jié)點(diǎn)部分的存儲(chǔ)電容，因此能更加提高抗軟錯(cuò)誤性能。
在該實(shí)施例7的存儲(chǔ)節(jié)點(diǎn)部分的制造工藝中，首先進(jìn)行與圖39及圖40所示的實(shí)施例6相同的處理。此后，如圖44所示，將光致抗蝕劑21作為掩膜，用例如氫氟酸(HF)有選擇地將SiO2膜20的一部分和由SiO2膜構(gòu)成的層間絕緣膜9的一部分除去。于是形成凹部9a及9b，其結(jié)果，使構(gòu)成存儲(chǔ)節(jié)點(diǎn)部分的存儲(chǔ)節(jié)點(diǎn)連接布線24c的外側(cè)表面及下表面露出。沿著該露出的下表面及側(cè)表面形成圖46所示的介質(zhì)膜12后，將GND布線240b填充到凹部9a及9b中，所以能使存儲(chǔ)節(jié)點(diǎn)部分的電容顯著地增加，能獲得與實(shí)施例3同樣的效果。另外，利用SiO2膜20能避免在進(jìn)行GND布線240b的圖形刻蝕時(shí)由于刻蝕阻擋膜消失而引起第二層多晶硅膜斷線的問題。
(實(shí)施例8)圖47～圖50是說明實(shí)施例8的存儲(chǔ)單元部分的制造工藝用的平面布局圖及剖面圖。圖51是本發(fā)明的實(shí)施例8的SRAM的存儲(chǔ)單元部分的平面布局圖，圖52是沿圖51中的100-100線的剖面圖。首先，參照?qǐng)D51及圖52，該實(shí)施例8是上述實(shí)施例5的變形例。在該實(shí)施例5中，VCC布線和存儲(chǔ)節(jié)點(diǎn)部分都是由兩層結(jié)構(gòu)構(gòu)成的。在該實(shí)施例8中，VCC布線11e及11f只由一層構(gòu)成，同時(shí)由存儲(chǔ)節(jié)點(diǎn)連接布線24c和存儲(chǔ)節(jié)點(diǎn)部分11c的兩層結(jié)構(gòu)形成存儲(chǔ)節(jié)點(diǎn)部分。這樣，在只使存儲(chǔ)節(jié)點(diǎn)部分呈兩層結(jié)構(gòu)的情況下，也與實(shí)施例5一樣，增加了兩層結(jié)構(gòu)的存儲(chǔ)節(jié)點(diǎn)部分的上部側(cè)面的長度，所以能增加存儲(chǔ)節(jié)點(diǎn)電容。
作為實(shí)施例8的制造工藝，在圖34及圖35所示的實(shí)施例5的制造工藝中，如圖47及圖48所示，在對(duì)第二層多晶硅膜進(jìn)行圖形刻蝕時(shí)，只形成存儲(chǔ)節(jié)點(diǎn)連接布線24c及24d，不形成VCC布線24a、24b。此后，用氫氟酸(HF)等將存儲(chǔ)節(jié)點(diǎn)連接布線24c及24d的上部表面的自然氧化膜除去后，用LPCVD法形成厚度為200～1000埃左右的第三層多晶硅膜。用光刻技術(shù)在該第三層多晶硅膜上的規(guī)定區(qū)域域形成圖50所示的光致抗蝕劑25。將光致抗蝕劑25作為掩膜，用RIE法對(duì)第三層多晶硅膜進(jìn)行干法刻蝕，能獲得圖50所示的經(jīng)過圖形刻蝕后的第三層多晶硅膜11。此后將光致抗蝕劑25除去，通過將雜質(zhì)注入第三層多晶硅膜的規(guī)定區(qū)域域，形成圖52所示的VCC布線11e及11f、存儲(chǔ)節(jié)點(diǎn)部分11c、以及高阻部分11a。以下，經(jīng)過與實(shí)施例5同樣的處理，制成圖52所示的實(shí)施例8的存儲(chǔ)單元部分。
(實(shí)施例9)圖53～圖56是說明實(shí)施例9的存儲(chǔ)單元部分的制造工藝用的平面布局圖及剖面圖。圖57是本發(fā)明的實(shí)施例9的SRAM的存儲(chǔ)單元部分的平面布局圖，圖58是沿圖57中的100-100線的剖面圖。首先，參照?qǐng)D57及圖58，實(shí)施例9的存儲(chǔ)單元結(jié)構(gòu)表示實(shí)施例5～8的變形例。具體地說，在該實(shí)施例9中，與實(shí)施例5一樣，由存儲(chǔ)節(jié)點(diǎn)連接布線24c和存儲(chǔ)節(jié)點(diǎn)連接部分11c的兩層結(jié)構(gòu)形成存儲(chǔ)節(jié)點(diǎn)部分。另外，與實(shí)施例8一樣，VCC布線11e及11f只由一層結(jié)構(gòu)形成。另外，在該實(shí)施例9中，利用由與存儲(chǔ)節(jié)點(diǎn)連接布線24c相同的布線層形成的第一位線接觸焊區(qū)24e和由與GND布線14b相同的層形成的第二位線接觸焊區(qū)14a構(gòu)成位線接觸焊區(qū)部分。另外，在層間絕緣膜9的表面上形成SiO2膜50，在該SiO2膜50上形成介質(zhì)膜12。
在該實(shí)施例9中，也由存儲(chǔ)節(jié)點(diǎn)連接布線24c和存儲(chǔ)節(jié)點(diǎn)連接部分11c的兩層的側(cè)端面構(gòu)成存儲(chǔ)節(jié)點(diǎn)部分的上部側(cè)端面，所以增大了存儲(chǔ)節(jié)點(diǎn)部分的表面面積，其結(jié)果，能增加存儲(chǔ)節(jié)點(diǎn)電容。另外，由與存儲(chǔ)節(jié)點(diǎn)連接布線24c相同的層形成第一位線接觸焊區(qū)24e，同時(shí)由與GND布線14b相同的層形成第二位線接觸焊區(qū)14a，所以能使第二位線接觸焊區(qū)14a與位于存儲(chǔ)節(jié)點(diǎn)部分的GND布線14b的上表面大體一致。因此，能進(jìn)一步改善平坦性。
作為實(shí)施例9的制造工藝，在圖32及圖33所示的實(shí)施例5的制造工藝中，如圖53及圖54所示，在對(duì)第二層多晶硅膜進(jìn)行圖形刻蝕時(shí)，與存儲(chǔ)節(jié)點(diǎn)連接布線24c、24d一起形成位線接觸焊區(qū)24e及24f。這時(shí)與實(shí)施例5不同，不形成VCC布線24a、24b(參照?qǐng)D33)。
其次，如圖55及圖56所示，在形成了厚度為100～500埃左右的SiO2膜50之后，只將該SiO2膜50中的存儲(chǔ)節(jié)點(diǎn)連接布線24c、24d上的規(guī)定區(qū)域域除去。此后，用氫氟酸(HF)等將存儲(chǔ)節(jié)點(diǎn)連接布線24c的上部表面的自然氧化膜除去。然后，用LPCVD法淀積厚度為200～1000埃左右的第三層多晶硅膜后，在該第三層多晶硅膜上的規(guī)定區(qū)域上形成光致抗蝕劑25。將光致抗蝕劑25作為掩膜，用RIE法對(duì)第三層多晶硅膜進(jìn)行干法刻蝕，形成圖56所示的經(jīng)過圖形刻蝕后的第三層多晶硅膜11(11a～11f)。此后將光致抗蝕劑25除去。然后，經(jīng)過與上述實(shí)施例5同樣的處理，制成圖57及圖58所示的實(shí)施例9的存儲(chǔ)單元部分。
另外，應(yīng)理解此次公開的實(shí)施例的所有方面都是例示而不受此限制。本發(fā)明的范圍不是在上述的實(shí)施例中說明的范圍，而是用權(quán)利要求所述的范圍來示出，另外還包括與權(quán)利要求所述的范圍相當(dāng)?shù)囊馑技胺秶鷥?nèi)的全部變更。例如，可以將上述的實(shí)施例1～9的任一個(gè)進(jìn)行組合。
如上所述，如果采用本發(fā)明的第一至第十四方面，則能比以往顯著地增加存儲(chǔ)節(jié)點(diǎn)部分的電容。因此，即使在縮小了存儲(chǔ)單元尺寸的情況下，也能顯著地提高抗軟錯(cuò)誤性能。與此同時(shí)，不會(huì)形成封閉端狀的閉合的圖形，而能形成連續(xù)的開放圖形，其結(jié)果，能使例如高阻布線部分形成得象所設(shè)計(jì)的一樣細(xì)，因此，能防止在高阻布線部分地變粗的情況下，存儲(chǔ)節(jié)點(diǎn)部分的表面積減小，致使存儲(chǔ)節(jié)點(diǎn)電容下降這種不良情況的發(fā)生。另外，具有形成存儲(chǔ)單元的左右的反相器的平衡性能變好，因此存儲(chǔ)保存特性穩(wěn)定的效果。
權(quán)利要求
1．一種包括存儲(chǔ)單元的半導(dǎo)體裝置，其特征在于備有在半導(dǎo)體襯底上被形成的包括高阻布線部分和存儲(chǔ)節(jié)點(diǎn)部分的第一布線層以及通過介質(zhì)膜在上述第一布線層上被形成的GND布線層，由上述第一布線層的存儲(chǔ)節(jié)點(diǎn)部分、上述GND布線層和上述介質(zhì)膜構(gòu)成上述存儲(chǔ)節(jié)點(diǎn)部分的電容元件，相對(duì)于上述存儲(chǔ)單元的中心呈點(diǎn)對(duì)稱地配置上述第一布線層，在字線的延伸方向上按同樣的布局相鄰地配置多個(gè)上述存儲(chǔ)單元。
2．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于還備有連接上述GND布線層的構(gòu)成GND區(qū)的第一及第二雜質(zhì)區(qū)，上述第一雜質(zhì)區(qū)和上述第二雜質(zhì)區(qū)在一個(gè)上述存儲(chǔ)單元內(nèi)分別獨(dú)立地被形成，在上述一個(gè)存儲(chǔ)單元內(nèi)被形成的上述第一及第二雜質(zhì)區(qū)與相鄰的存儲(chǔ)單元的GND區(qū)分別地被形成。
3．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于還備有連接上述GND布線層的構(gòu)成GND區(qū)的第一及第二雜質(zhì)區(qū)，上述第一及第二雜質(zhì)區(qū)和上述字線不在平面中互相重疊地形成。
4．根據(jù)權(quán)利要求1～3中的任意一項(xiàng)所述的半導(dǎo)體裝置，其特征在于還備有在上述第一布線層的下方的上述半導(dǎo)體襯底上被形成的包含柵極的第二布線層，上述第一布線層除了上述高阻布線部分和上述存儲(chǔ)節(jié)點(diǎn)部分以外，還包括電源布線部分。
5．根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于還備有第一層間絕緣層，該第一層間絕緣層是在上述第二布線層及上述半導(dǎo)體襯底和上述第一布線層之間被形成的，它有將上述第二布線層及上述半導(dǎo)體襯底與上述第一布線層連接起來的第一接觸孔，上述第一接觸孔的直徑大于上述第一布線層的厚度和上述介質(zhì)膜的厚度之和的2倍，且小于上述第一布線層的厚度、上述介質(zhì)膜的厚度和上述GND布線層的厚度之和的2倍。
6．根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于上述第一層間絕緣膜包括將上述GND布線層和上述第一及第二雜質(zhì)區(qū)連接起來的第二接觸孔。上述第二接觸孔的直徑小于上述GND布線層的厚度的2倍。
7．根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于還備有在上述第一布線層的下方的上述半導(dǎo)體襯底上被形成的包含柵極的第二布線層，上述第一布線層包括與上述半導(dǎo)體襯底及上述第二布線層接觸的下層，以及在上述下層上被形成的上層，形成上述GND布線層，以便經(jīng)由上述介質(zhì)膜覆蓋上述下層及上述上層的側(cè)端面。
8．根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于上述下層包括電源布線部分。
9．根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于上述上層包括電源布線部分。
10．根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于包含由與上述下層相同的層構(gòu)成的位線引出電極。
11．根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于還備有第一層間絕緣膜，該第一層間絕緣膜是在上述第二布線層及上述半導(dǎo)體襯底和上述第一布線層之間被形成的，它有將上述第二布線層及上述半導(dǎo)體襯底和上述第一布線層連接起來的第一接觸孔，上述第一接觸孔的直徑大于上述下層的厚度和上述上層的厚度和上述介質(zhì)膜的厚度之和的2倍，且小于上述下層的厚度和上述上層的厚度和上述GND布線層的厚度和上述介質(zhì)膜的厚度之和的2倍。
12．一種包括存儲(chǔ)單元的半導(dǎo)體裝置的制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上相對(duì)于上述存儲(chǔ)單元的中心呈點(diǎn)對(duì)稱地形成包括高阻布線部分和存儲(chǔ)節(jié)點(diǎn)部分的第一布線層的工序；在上述第一布線層上將介質(zhì)膜夾在中間形成GND布線層的工序；和在字線的延伸方向上按同樣的布局相鄰地形成多個(gè)上述存儲(chǔ)單元的工序。
13．根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置的制造方法，其特征在于形成上述第一布線層及上述GND布線層的工序包括以下工序在上述半導(dǎo)體襯底上形成層間絕緣膜的工序；在上述層間絕緣膜上依次形成了上述第一布線層及上述介質(zhì)膜后，在上述介質(zhì)膜上形成第一GND布線層的工序；通過對(duì)上述第一GND布線層和上述介質(zhì)膜和上述層間絕緣膜進(jìn)行圖形刻蝕，形成到達(dá)上述半導(dǎo)體襯底表面的接觸孔的工序；和形成第二GND布線層，以便填充上述接觸孔，同時(shí)覆蓋上述第一布線層的上表面的工序。
14．根據(jù)權(quán)利要求12或13所述的半導(dǎo)體裝置的制造方法，其特征在于在形成上述第一布線層之前還包括以下工序在上述半導(dǎo)體襯底的主表面上分別獨(dú)立地形成構(gòu)成GND區(qū)的第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)的工序；和將一個(gè)存儲(chǔ)單元內(nèi)的上述第一及第二雜質(zhì)區(qū)與相鄰的存儲(chǔ)單元的上述第一及第二雜質(zhì)區(qū)分別地形成的工序。
全文摘要
提供一種能增加存儲(chǔ)節(jié)點(diǎn)電容、提高抗軟錯(cuò)誤性能的半導(dǎo)體裝置及其制造方法。在包括存儲(chǔ)節(jié)點(diǎn)部分11c、11d的第一布線層上通過介質(zhì)膜12形成GND布線14b。于是由存儲(chǔ)節(jié)點(diǎn)部分11c、11d、介質(zhì)膜12和GND布線14b構(gòu)成存儲(chǔ)節(jié)點(diǎn)部分的電容元件。另外,相對(duì)于存儲(chǔ)單元的中心呈點(diǎn)對(duì)稱地配置第一布線層,同時(shí)在字線5a、5d的延伸方向上按同樣的布局相鄰地配置多個(gè)存儲(chǔ)單元。
文檔編號(hào)H01L27/11GK1204871SQ9810536
公開日1999年1月13日 申請(qǐng)日期1998年3月2日 優(yōu)先權(quán)日1998年3月2日
發(fā)明者石垣佳之, 本田裕己 申請(qǐng)人:三菱電機(jī)株式會(huì)社