專利名稱：快閃存儲(chǔ)單元的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種快閃存儲(chǔ)單元(FLash Memory Cell)的制造方法，特別是涉及一種具有分離柵極(Split-Gate)的快閃存儲(chǔ)單元的制造方法。
只讀存儲(chǔ)器(Read Only Memory，ROM)為一種永久性存儲(chǔ)器(Non-volatile Memory)，所存入的信息或數(shù)據(jù)不會(huì)因?yàn)殡娫垂?yīng)的中斷而消失。可擦除可編程只讀存儲(chǔ)器(Erasable Programmable ROM，ERPOM)則是將只讀存儲(chǔ)器的應(yīng)用推廣到可以進(jìn)行數(shù)據(jù)的刪除與重新寫入，但是刪除的動(dòng)作需要用到紫外線，因此EPROM的包裝成本較高。此外，EPROM進(jìn)行數(shù)據(jù)刪除時(shí)，將把所有存儲(chǔ)于EPROM的程序或數(shù)據(jù)全部清除，這使得每次做數(shù)據(jù)修改時(shí)，需重新編程，相當(dāng)耗時(shí)。
另一種可以讓數(shù)據(jù)局部修改的可電擦除且可編程只讀存儲(chǔ)器(Electrically Erasable Programmable ROM，EEPROM)則無(wú)此項(xiàng)缺點(diǎn)，在進(jìn)行數(shù)據(jù)清除與重新輸入時(shí)，可以“一個(gè)位元一個(gè)位元”(Bit By Bit)地進(jìn)行，數(shù)據(jù)可以進(jìn)行多次的存入、讀出與清除等操作。而快閃存儲(chǔ)器(Flash Memory)的結(jié)構(gòu)與EEPROM相同，只是進(jìn)行存儲(chǔ)清除的工作時(shí)，是以“一塊接著一塊”(Block By Bolck)的方式進(jìn)行，速度非常的快，約1到2秒之間即可完成存儲(chǔ)清除的工作，用以節(jié)省時(shí)間及制造上的成本。
通?？扉W存儲(chǔ)單元的柵極包括兩層結(jié)構(gòu)，其一為以多晶硅所制作的用來(lái)存儲(chǔ)電荷的浮置柵(Floating Gate)，以及用來(lái)控制數(shù)據(jù)存取的控制柵(ControlGate)。浮置柵位于控制柵下方，其通常處于“浮置”的狀態(tài)，沒有和任何線路相接，而控制柵通常與字線相接。有關(guān)于快閃存儲(chǔ)器的文獻(xiàn)很多，例如Naruke et al.在1988年于Technical Digest of IEEE Electron Device Meeting上發(fā)表的論文“A new flash-erase EEPROM cell with a sidewall select-gate on itssource side”所描述的即為一種改進(jìn)型的快閃存儲(chǔ)器。
請(qǐng)參照

圖1A與圖1B，其繪示為根據(jù)上述論文，一種快閃存儲(chǔ)單元結(jié)構(gòu)的剖面及俯視圖。其中，在半導(dǎo)體基底10上有浮置柵11與控制柵12，在側(cè)邊有選擇柵(Select Gate)13，共同構(gòu)成具有分離結(jié)構(gòu)的分離柵極14(SplitGate)的結(jié)構(gòu)。在堆疊柵極14兩側(cè)的半導(dǎo)體基底10中，分別有摻雜離子的源極區(qū)15與漏極區(qū)16，選擇柵13位于源極區(qū)15的一側(cè)，以回蝕法(Etch Back)形成，故平行于控制柵12。這種快閃存儲(chǔ)單元的特性是利用選擇柵防止不當(dāng)?shù)臐B出電流導(dǎo)致的過度擦除(Over-Erasing)現(xiàn)象，以維持存儲(chǔ)器的正常運(yùn)作。但因?yàn)檫x擇柵與控制柵的位置平行，在元件的設(shè)計(jì)上會(huì)有問題；且因選擇柵的長(zhǎng)度必須固定，所以存儲(chǔ)器的特性無(wú)法做有效的調(diào)整，在數(shù)據(jù)編程(Program)時(shí)有嚴(yán)重的干擾現(xiàn)象產(chǎn)生。
為了解決上述問題，Y.Ma在1994年VLSI技術(shù)的專題討論會(huì)上發(fā)表的論文“A novel high density contactless flash memory array using split-gatesource-side injection cell for 5V-only application”中，提到另一種改進(jìn)式的快閃存儲(chǔ)器。
請(qǐng)參考圖2，其繪示上述論文中的一種改進(jìn)式快閃存儲(chǔ)器的結(jié)構(gòu)剖面示意圖。在一半導(dǎo)體基底20上有浮置柵21、控制柵22及選擇柵23，共同堆疊成具有分離結(jié)構(gòu)的分離柵極24，在分離柵極24兩側(cè)的半導(dǎo)體基底20中，分別形成有離子摻雜的源極區(qū)25與漏極區(qū)26，其中選擇柵23覆蓋于控制柵22上方及側(cè)邊。這種結(jié)構(gòu)雖然可以改善數(shù)據(jù)編程時(shí)的干擾現(xiàn)象，但在形成選擇柵時(shí)對(duì)于精確的光刻步驟的要求變高，因此會(huì)消耗掉大量的空間。
此外，EEPROM存儲(chǔ)數(shù)據(jù)的方式是利用電子的隧穿效應(yīng)(TunnelingEffect)使電荷存儲(chǔ)在浮置柵中，進(jìn)行編程的操作時(shí)，在控制柵和源極/漏極區(qū)施以電壓，經(jīng)由浮置柵下的柵極氧化層產(chǎn)生隧穿效應(yīng)。所提供的柵極氧化層可改變編程所需的電壓，若柵極氧化層過薄，則會(huì)因?yàn)檫^量漏電而降低存儲(chǔ)器的穩(wěn)定性。
因此，本發(fā)明的主要目的就是提供一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，以自動(dòng)對(duì)準(zhǔn)(Self Aligned)的方式進(jìn)行離子注入，形成分離柵極結(jié)構(gòu)，省去一道光刻步驟，以簡(jiǎn)化制作工藝。
本發(fā)明的另一主要目的是提供一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，源極區(qū)與漏極區(qū)是以不同的注入步驟進(jìn)行，藉以使注入離子的參數(shù)可以根據(jù)不同的性質(zhì)及所要求的特性改變。
本發(fā)明的再一主要目的是提供一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，形成一固定尺寸且具有高品質(zhì)的柵極氧化物，可準(zhǔn)確地控制通道(Channel)長(zhǎng)度，以維持存儲(chǔ)器的穩(wěn)定性。
根據(jù)本發(fā)明的上述及其他目的，提出一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，此方法簡(jiǎn)述如下提供一半導(dǎo)體基底，其上已形成浮置柵與控制柵結(jié)構(gòu)，并在浮置柵與控制柵結(jié)構(gòu)的側(cè)壁形成第一間隙壁，在半導(dǎo)體基底與結(jié)構(gòu)上方覆蓋一層多晶硅層。接著，在多晶硅層上方覆蓋一層氧化層，進(jìn)行回蝕形成第二間隙壁，以第二間隙壁提供類似掩模的功能，通過多晶硅層對(duì)半導(dǎo)體基底進(jìn)行漏極區(qū)的離子注入，之后再去除第二間隙壁。接著，在多晶硅層上方形成一層光致抗蝕劑層，以形成掩模，暴露出部分多晶硅層，通過多晶硅層對(duì)該區(qū)域的半導(dǎo)體基底進(jìn)行離子注入，形成源極區(qū)；之后去除光致抗蝕劑層，再覆蓋一層導(dǎo)電層，導(dǎo)電層與多晶硅層組合成選擇柵，以完成分離柵極的快閃存儲(chǔ)單元的結(jié)構(gòu)。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一優(yōu)選實(shí)施例，并配合附圖作詳細(xì)說(shuō)明。附圖中圖1A與圖1B繪示現(xiàn)有的一種快閃存儲(chǔ)單元結(jié)構(gòu)的剖面及俯視圖；圖2繪示為現(xiàn)有的另一種快閃存儲(chǔ)單元結(jié)構(gòu)的剖面示意圖；以及圖3A至圖3H繪示依照本發(fā)明的一優(yōu)選實(shí)施例的一種快閃存儲(chǔ)單元結(jié)構(gòu)的制造流程剖面示意圖。
請(qǐng)同時(shí)參照?qǐng)D3A至圖3H，其繪示根據(jù)本發(fā)明的一優(yōu)選實(shí)施例的一種快閃存儲(chǔ)單元結(jié)構(gòu)的制造流程剖面示意圖。
請(qǐng)參照?qǐng)D3A，在半導(dǎo)體基底30上依次形成第一導(dǎo)電層31、介電層32、第二導(dǎo)電層33及氮化硅層34，并對(duì)其構(gòu)圖，形成如圖3A所示的結(jié)構(gòu)；其中，第一導(dǎo)電層31作為浮置柵，第二導(dǎo)電層33為控制柵，而介電層33為氧化硅/氮化硅/氧化硅(ONO)的結(jié)構(gòu)，且半導(dǎo)體基底30上已事先形成有一薄層的柵極氧化層。
接著，請(qǐng)參照?qǐng)D3B，在該半導(dǎo)體基底30與氮化硅層34上形成第一氧化層，進(jìn)行回蝕在上述結(jié)構(gòu)的側(cè)壁形成第一間隙壁35；再在其上形成多晶硅層36，如圖3C所示，多晶硅層36的厚度約為200～500埃。
之后，請(qǐng)參照?qǐng)D3D，在多晶硅層36上形成第二氧化層，厚度約為2000～4000埃，形成方法例如為等離子增強(qiáng)化學(xué)氣相沉積法，或四乙基正硅酸鹽(Tetra-Ethyl-Ortho-Silicate，TEOS)反應(yīng)生成；再去除部分第二氧化層，暴露出多晶硅層36，且在第一多晶硅層36側(cè)邊形成第二間隙壁37；其中，去除部分第二氧化層的方法例如為回蝕法，由于第二氧化層在多晶硅層36側(cè)邊較厚，因此蝕刻時(shí)多晶硅層36側(cè)邊的第二氧化層不會(huì)被完全移除。
接著，請(qǐng)參照?qǐng)D3E，以第二間隙壁37當(dāng)作掩模(Mask)進(jìn)行離子注入，將離子通過多晶硅層36注入半導(dǎo)體基底30中，形成漏極區(qū)38。之后，再移除第二間隙壁37，去除方法例如為濕蝕刻，形成如圖3F所示的結(jié)構(gòu)。
接著，請(qǐng)參照?qǐng)D3G，在多晶硅層36上覆蓋上一層光致抗蝕劑層39，構(gòu)圖以去除部分光致抗蝕劑層39，暴露出欲形成源極的區(qū)域，對(duì)該區(qū)域進(jìn)行離子注入，通過多晶硅層36將離子注入半導(dǎo)體基底30中，形成共同源極40(Common Source)，再將光致抗蝕劑層39去除。
之后，請(qǐng)參照?qǐng)D3H，在多晶硅層36上形成第三導(dǎo)電層41，并對(duì)其構(gòu)圖，以完成具有分離柵極的快閃存儲(chǔ)單元結(jié)構(gòu)；其中，第三導(dǎo)電層41可能由一層第二多晶硅層與一層硅化鎢金屬組合而成，其與多晶硅層36組合成為分離柵極。
本實(shí)施例在離子注入形成漏極區(qū)時(shí)，以第二間隙壁作為掩模，進(jìn)行自動(dòng)對(duì)準(zhǔn)的離子注入，省去一道利用光致抗蝕劑掩模進(jìn)行摻雜的步驟，使得制作工藝得以簡(jiǎn)化；且源極區(qū)與漏極區(qū)的離子摻雜是分開進(jìn)行，可以分別控制摻雜的量，方便調(diào)整快閃存儲(chǔ)器的參數(shù)。此外，可以利用第二間隙壁控制隧穿的通道長(zhǎng)度，以位于第二間隙壁下方的多晶硅層作為分離柵極通道的保護(hù)層，藉以維持存儲(chǔ)器的功能及穩(wěn)定性；多晶硅層還具有導(dǎo)電性質(zhì)，與導(dǎo)電層合并為選擇柵。
因此，本發(fā)明的特征是提供一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，以第二間隙壁作為掩模，對(duì)半導(dǎo)體基底進(jìn)行漏極區(qū)的離子注入，而無(wú)需再使用光致抗蝕劑或其他掩模進(jìn)行離子注入的步驟。
本發(fā)明的另一特征是提供一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，以第二間隙壁作為掩模，對(duì)半導(dǎo)體基底進(jìn)行漏極區(qū)的離子注入，可控制分離柵極的通道長(zhǎng)度，藉以維持元件的效能。
本發(fā)明的再一特征是提供一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，以多晶硅層作為一保護(hù)層，使形成第二間隙壁與離子注入的各步驟不致影響到通道，藉以維持元件的效能。
本發(fā)明的再一特征是提供一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，離子注入源極區(qū)與漏極區(qū)的步驟分別進(jìn)行，使得能夠分別調(diào)整源極區(qū)與漏極區(qū)的參數(shù)，藉以得到不同性質(zhì)的存儲(chǔ)單元元件。
雖然已結(jié)合一優(yōu)選實(shí)施例揭露了本發(fā)明，但是其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作出各種更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)由后附的權(quán)利要求界定。
權(quán)利要求
1.一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，包括以下步驟提供一半導(dǎo)體基底，該半導(dǎo)體基底上已設(shè)有至少一多層?xùn)艠O結(jié)構(gòu)，其中該多層?xùn)艠O結(jié)構(gòu)包括一第一導(dǎo)電層、一介電層、一第二導(dǎo)電層與一氮化硅層；在該多層?xùn)艠O結(jié)構(gòu)周圍形成一第一間隙壁；在該多層?xùn)艠O結(jié)構(gòu)與該半導(dǎo)體基底上形成一多晶硅層；在該多晶硅層的側(cè)邊周圍形成一第二間隙壁；以該第二間隙壁作為一掩模，進(jìn)行離子注入，在該半導(dǎo)體基底中形成一漏極區(qū)；去除該第二間隙壁；限定掩模，進(jìn)行離子注入，在該半導(dǎo)體基底中形成一源極區(qū)；以及在該半導(dǎo)體基底與該多層?xùn)艠O結(jié)構(gòu)上形成一第三導(dǎo)電層。
2.如權(quán)利要求1所述的方法，其中，該多層?xùn)艠O結(jié)構(gòu)的形成方式包括以下步驟在該半導(dǎo)體基底上形成一柵極氧化層；在該柵極氧化層上形成該第一導(dǎo)電層，作為一浮置柵；在該第一導(dǎo)電層上形成該介電層；在該介電層上形成該第二導(dǎo)電層，作為一控制柵；在該第二導(dǎo)電層上形成該氮化硅層；以及限定掩模，去除部分該氮化硅層、該第二導(dǎo)電層、該介電層、該第一導(dǎo)電層及該柵極氧化層，暴露出部分該半導(dǎo)體基底，形成該多層?xùn)艠O結(jié)構(gòu)。
3.如權(quán)利要求2所述的方法，其中，該介電層為一氧化層/氮化硅層/氧化層結(jié)構(gòu)。
4.如權(quán)利要求1所述的方法，其中，該第一間隙壁的形成方式如下在該多層?xùn)艠O結(jié)構(gòu)與該半導(dǎo)體基底上形成一氧化層；以及進(jìn)行蝕刻步驟，蝕刻該氧化層，形成該第一間隙壁。
5.如權(quán)利要求1所述的方法，其中，該多晶硅層厚度約為200～500埃。
6.如權(quán)利要求1所述的方法，其中，該第二間隙壁的形成方式如下在該多晶硅層上形成一氧化層；以及進(jìn)行蝕刻步驟，蝕刻該氧化層，形成該第二間隙壁。
7.如權(quán)利要求6所述的方法，其中，該蝕刻步驟為各向異性回蝕法。
8.如權(quán)利要求6所述的方法，其中，該氧化層厚度范圍約為2000～4000埃。
9.如權(quán)利要求6所述的方法，其中，該氧化層以四乙基正硅酸鹽反應(yīng)形成。
10.如權(quán)利要求6所述的方法，其中，該氧化層以等離子化學(xué)氣相沉積法形成。
11.如權(quán)利要求1所述的方法，其中，該源極區(qū)形成步驟還進(jìn)一步包括下列步驟在該多晶硅層上形成一光致抗蝕劑層；限定掩模，暴露出一欲形成源極的區(qū)域；進(jìn)行離子注入，形成該源極區(qū)；以及去除該光致抗蝕劑層。
12.如權(quán)利要求1所述的方法，其中，該第三導(dǎo)電層進(jìn)一步包括一第二多晶硅層及一硅化鎢層。
13.一種具有分離柵極的快閃存儲(chǔ)單元的制造方法，包括下列步驟提供一半導(dǎo)體基底，該半導(dǎo)體基底上已設(shè)有至少一多層?xùn)艠O結(jié)構(gòu)，其中該多層?xùn)艠O結(jié)構(gòu)包括一第一導(dǎo)電層、一介電層、一第二導(dǎo)電層與一氮化硅層；在該多層?xùn)艠O結(jié)構(gòu)周圍形成一第一間隙壁；在該多層?xùn)艠O結(jié)構(gòu)與該半導(dǎo)體基底上形成一第一多晶硅層；在該第一多晶硅層上形成一氧化層；以回蝕法去除部分該氧化層，在該第一多晶硅層的側(cè)邊周圍形成一第二間隙壁；以該第二間隙壁作為一掩模，進(jìn)行離子注入，在該半導(dǎo)體基底中形成一漏極區(qū)；去除該第二間隙壁；在該第一多晶硅層上形成一光致抗蝕劑層；限定掩模，暴露出一欲形成源極的區(qū)域；進(jìn)行離子注入，在該半導(dǎo)體基底中形成一源極區(qū)；去除該光致抗蝕劑層；在該第一多晶硅層上形成一第二多晶硅層；以及在該第二多晶硅層上形成一硅化鎢層。
14.如權(quán)利要求13所述的方法，其中，該第一多晶硅層的厚度范圍約為200～500埃。
15.如權(quán)利要求14所述的方法，其中，該介電層為一氧化層/氮化硅層/氧化層結(jié)構(gòu)。
16.如權(quán)利要求14所述的方法，其中，該去除部分該氧化層的步驟為各向異性回蝕法。
17.如權(quán)利要求14所述的方法，其中，該氧化層厚度范圍約為2000～4000埃。
18.如權(quán)利要求14所述的方法，其中，該氧化層以四乙基正硅酸鹽反應(yīng)形成。
19.如權(quán)利要求14所述的方法，其中，該氧化層以等離子化學(xué)氣相沉積法形成。
全文摘要
一種快閃存儲(chǔ)單元的制造方法包括步驟提供已設(shè)有至少一多層?xùn)艠O結(jié)構(gòu)的半導(dǎo)體基底，柵極結(jié)構(gòu)包括第一導(dǎo)電層、介電層、第二導(dǎo)電層與氮化硅層；在柵極結(jié)構(gòu)周圍形成一第一間隙壁；在柵極結(jié)構(gòu)與基底上形成多晶硅層；在多晶硅層的側(cè)邊周圍形成第二間隙壁；以第二間隙壁為掩模進(jìn)行離子注入，在基底中形成漏極區(qū)；去除第二間隙壁；限定掩模，進(jìn)行離子注入，在基底中形成源極區(qū)；以及在基底與柵極結(jié)構(gòu)上形成第三導(dǎo)電層。
文檔編號(hào)H01L21/82GK1239827SQ98115229
公開日1999年12月29日 申請(qǐng)日期1998年6月24日 優(yōu)先權(quán)日1998年6月24日
發(fā)明者王琳松, 張格滎 申請(qǐng)人:世大積體電路股份有限公司