專(zhuān)利名稱(chēng)：一種用于有浮動(dòng)電壓端的半導(dǎo)體器件的表面耐壓層的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體高壓器件及功率器件技術(shù)，特別是涉及一種用于高壓集成電路及功率集成電路中有浮動(dòng)電壓端的半導(dǎo)體器件的表面耐壓層。
常規(guī)的高壓集成電路中高壓(功率)器件的制造方法有介質(zhì)隔離(DI)方法、p-n結(jié)隔離(JI)方法及自隔離(SI)方法。其隔離性能是DI優(yōu)于JI，JI優(yōu)于SI。而成本則一般說(shuō)是反過(guò)來(lái)SI最低，JI次之，DI成本最高。
如圖1所示，常規(guī)的高壓集成電路通常含有四個(gè)部分低壓控制電路、與地(襯底)相連的驅(qū)動(dòng)電路、高壓電平位移電路以及參考高壓的驅(qū)動(dòng)電路。由圖中可見(jiàn)，上述四個(gè)部分中的參考高壓驅(qū)動(dòng)電路的低壓端與其余三個(gè)部分的高壓端相連。也就是說(shuō)，這種常規(guī)的功率集成電路中存在著一個(gè)共用的浮動(dòng)電壓端，其中的一部分電路以此浮動(dòng)電壓端為低壓端，而另一部分電路以襯底為低壓端。用常規(guī)的高壓集成電路工藝往往需要將這兩部分電路分別做在兩個(gè)芯片上。B.Murari等人在“靈巧型功率集成電路技術(shù)和應(yīng)用”<1995>(以下稱(chēng)文獻(xiàn)1)一文中披露了一種BCD技術(shù)，利用此技術(shù)可以把這兩部分電路集成在一個(gè)芯片上。但這種BCD技術(shù)中使用了介質(zhì)隔離和p-n結(jié)隔離技術(shù)，其工藝復(fù)雜，又需占用較大的芯片面積，因而其制造成本高昂。因此，如何能提供一種工藝簡(jiǎn)單、不耗費(fèi)芯片面積、成本較低的半導(dǎo)體集成電路成為目前本領(lǐng)域的重要課題。同時(shí)，如圖1所示，高壓集成電路在使用時(shí)還至少要外接兩個(gè)高壓器件，一個(gè)是高端MOS，另一個(gè)是低端MOS。由于B.murari的BCD技術(shù)中的介質(zhì)隔離和p-n結(jié)隔離技術(shù)不能與常規(guī)的CMOS或BiCMOS工藝兼容，而且在圖1所示的高壓集成電路應(yīng)用中往往還必須帶有分立的MOS器件，所以，B.murari的BCD技術(shù)不能將分立的MOS器件做到集成電路中去。這不僅使器件的制造成本增高，而且減少了對(duì)分立的MOS器件的保護(hù)功能，從而使器件的可靠性不能得到進(jìn)一步的提高。
本發(fā)明人在美國(guó)專(zhuān)利US 5726469(下稱(chēng)文獻(xiàn)2)中公開(kāi)了一種在半導(dǎo)體器件中制造表面耐壓區(qū)的技術(shù)，文獻(xiàn)2的技術(shù)可不用DI及JI技術(shù)而得到電學(xué)性能優(yōu)越的功率器件。而且由于實(shí)現(xiàn)這種表面結(jié)構(gòu)有許多靈活性，從而可在工藝上與微米級(jí)或亞微米級(jí)CMOS或BiCMOS工藝全兼容，因而能以比DI和JI技術(shù)低得多的成本制造功率集成電路中的功率(高壓)器件。圖2是用文獻(xiàn)2所代表的現(xiàn)有技術(shù)制作高壓二極管的例子，圖中p-襯底1上有n+層2，其上覆蓋了兩個(gè)p+層(3與4)，陰極k位于中央而陽(yáng)極A通過(guò)p+層5與襯底相聯(lián)。顯然，這種方法中的陽(yáng)極A必須與襯底等電位，而不可能有相對(duì)于襯底為可變(浮動(dòng))的高電壓。即，這一表面耐壓結(jié)構(gòu)僅適用于包括一個(gè)與襯底相連的最低電壓端和一個(gè)相對(duì)于襯底為高電壓端的器件。
如前所述，在功率集成電路中會(huì)遇到不僅希望做以襯底為低壓端的器件(下面稱(chēng)為低端器件)，還要做一種低壓端的電壓可變的(或稱(chēng)為浮動(dòng)的)高壓器件(下面稱(chēng)為高端器件)，而且此浮動(dòng)電壓可能相當(dāng)高。圖3所示的高端MOS器件就屬于這種器件。而這種器件根據(jù)文獻(xiàn)2所公開(kāi)的技術(shù)是無(wú)法制造的。此外，半導(dǎo)體功率集成電路中常常需要做一些低壓器件，這些器件都有一個(gè)共同端與含浮動(dòng)端的高壓器件的浮動(dòng)端相連。圖3所示的方框內(nèi)的集成電路中的器件就是這種低壓器件。這種電路是把許多器件做在一個(gè)“盆”中，盆的作用相當(dāng)于一種襯底，該襯底與芯片的襯底之間存在著一個(gè)浮動(dòng)電壓，在盆區(qū)中所做的電壓較低的各器件都有一個(gè)端與盆的浮動(dòng)電壓一致。盆區(qū)整體可以有浮動(dòng)的電壓而不影響形成在盆區(qū)中的器件的特性。常規(guī)的方法之一是將高端n-MOS(High-Side n-MOS)單獨(dú)形成在一個(gè)芯片上，浮動(dòng)耐壓端的盆(Floating High-Voltage“TUB”)另用一個(gè)芯片。如果低端器件耐壓超過(guò)500V，電流超過(guò)1A，那么它也常常是另用一個(gè)芯片制成一個(gè)單管。常規(guī)的方法之二是將這三者都做在同一個(gè)芯片上，但是需采用SI及JI技術(shù)，所以成本很高，消耗的芯片面積也大。在現(xiàn)有技術(shù)中還可以利用文獻(xiàn)2的技術(shù)來(lái)制作圖3所示的這種“盆”，如圖4所示。圖4和圖2的不同是在中心周?chē)幸粋€(gè)p型區(qū)12，它與n型區(qū)2通過(guò)電極SH相連，然后外接到含浮動(dòng)端的高壓器件的浮動(dòng)端上。圖中的虛線(xiàn)槽內(nèi)是當(dāng)SH加到擊穿電壓時(shí)都未耗盡的區(qū)域，即形成一個(gè)盆區(qū)。該盆區(qū)的用處的例子是在未耗盡的n+區(qū)2內(nèi)做低壓p-MOS，在未耗盡的p區(qū)12內(nèi)做低壓n-MOS，其做法和在常規(guī)n阱(這里是n+區(qū)2)與p阱(這里是p區(qū)12)上做器件一樣。用上述方法仍然存在著需另制作含浮動(dòng)端的高端高壓器件的缺點(diǎn)。
本發(fā)明的目的之一在于提供一種既不用DI及JI技術(shù)又與CMOS或BiCMOS工藝兼容的方法來(lái)制作性能優(yōu)越的具有浮動(dòng)低壓端的高壓器件的表面耐壓層。
本發(fā)明的目的之二在于提供一種既不用DI及JI技術(shù)又與CMOS或BiCMOS工藝兼容的方法來(lái)制作既有浮動(dòng)端的高端器件，又有一個(gè)電位與此浮動(dòng)端相同的盆(Tub)區(qū)、且節(jié)省芯片面積的半導(dǎo)體集成電路。
本發(fā)明的目的之三在于提供一種不用DI及JI技術(shù)且與CMOS或BiCMOS工藝兼容的方法來(lái)制作的、既有浮動(dòng)端的高端器件又有以此浮動(dòng)端作為高壓端而以襯底為低壓端的低端器件的半導(dǎo)體集成電路。
(本發(fā)明受到中國(guó)國(guó)家自然科學(xué)基金及國(guó)防科工委基金資助)為了實(shí)現(xiàn)上述第一個(gè)目的，本發(fā)明提供了一種半導(dǎo)體器件的表面耐壓層，所述半導(dǎo)體器件包括第一種導(dǎo)電類(lèi)型的襯底、形成在所述襯底上的第二種導(dǎo)電類(lèi)型的重?fù)诫s區(qū)，以及形成在所述重?fù)诫s區(qū)上的浮動(dòng)電壓端和高電壓端，其特征在于包括位于所述第二種導(dǎo)電類(lèi)型的重?fù)诫s區(qū)中間的第一表面耐壓區(qū)，所述高電壓端位于其中央部位，所述第一表面耐壓區(qū)上圍繞所述高壓端直至其邊緣處在所述第二種導(dǎo)電類(lèi)型的重?fù)诫s區(qū)之上有雜質(zhì)密度隨離開(kāi)中央距離的增加而逐漸或階梯式地增加的第一種導(dǎo)電類(lèi)型的層，所述浮動(dòng)電壓端位于其邊緣處，且在第一種導(dǎo)電類(lèi)型的區(qū)之上，以及，位于所述第二種導(dǎo)電類(lèi)型的重?fù)诫s區(qū)、并包圍著所述第一表面耐壓區(qū)的第二表面耐壓區(qū)，其中，所述第二種導(dǎo)電類(lèi)型雜質(zhì)的有效電離雜質(zhì)密度隨離開(kāi)中央距離的增加而逐漸或階梯式地下降，所述有效電離雜質(zhì)密度系指加在所述浮動(dòng)電壓端與襯底之間的電壓接近反向擊穿電壓時(shí)，在一個(gè)表面橫向尺寸遠(yuǎn)小于WPP的面積內(nèi)有效的第二種導(dǎo)電類(lèi)型的電離雜質(zhì)總數(shù)除以該面積所得的值，其中，WPP代表由所述襯底形成的單邊突變平行平面結(jié)在其擊穿電壓下的耗盡層厚度。本發(fā)明的所述表面耐壓層的所述第一表面耐壓區(qū)中在中央及第一種導(dǎo)電類(lèi)型區(qū)之下的第二種導(dǎo)電類(lèi)型雜質(zhì)的密度最好不小于NBWPP，其中，NB代表所述襯底的雜質(zhì)密度。
為了實(shí)現(xiàn)本發(fā)明的第二個(gè)目的，提供了一種半導(dǎo)體集成電路器件，該半導(dǎo)體集成電路器件包括一形成在上述表面耐壓層的第一表面耐壓區(qū)上、具有高壓端及浮動(dòng)端的高壓半導(dǎo)體器件，以及形成在所述第二表面耐壓區(qū)上與所述浮動(dòng)端保持等電位的盆區(qū)。
為了實(shí)現(xiàn)本發(fā)明的第三個(gè)目的，提供了一種半導(dǎo)體集成電路器件，該半導(dǎo)體集成電路器件包括一形成在上述表面耐壓層的第一表面耐壓區(qū)上、具有高壓端和浮動(dòng)端的高壓半導(dǎo)體器件，以及一形成在所述第二表面耐壓區(qū)上、具有所述浮動(dòng)端和以襯底為最低電壓端的半導(dǎo)體器件。
利用本發(fā)明的技術(shù)，可以用通常CMOS或BiCMOS技術(shù)而不用DI及JI技術(shù)即可做成性能優(yōu)越的含浮動(dòng)低壓端的高壓高端器件在內(nèi)的集成電路。而且根據(jù)本發(fā)明的表面耐壓層的優(yōu)值超過(guò)普通的橫向器件；耐壓可達(dá)到在相同襯底上所做的單邊突變平行平面結(jié)的擊穿電壓的90％以上；且導(dǎo)通電壓低、電流密度大。
本發(fā)明的優(yōu)點(diǎn)之二是可以不用SI及JI技術(shù)，同時(shí)將以浮動(dòng)端為低壓端的高端器件、與浮動(dòng)端保持等電位的盆以及以此浮動(dòng)端為高壓端的低端器件這三者和低壓CMOS電路或BiCMOS電路做在一塊芯片上，因而很節(jié)省芯片面積。
下面結(jié)合


本發(fā)明。
圖1是一種常規(guī)的高壓集成電路及其應(yīng)用的示意圖。
圖2是用文獻(xiàn)2的方法制作的一種高壓二極管的剖面示意圖。
圖3代表一種典型的高壓集成電路的應(yīng)用，它含有以浮動(dòng)端為低壓端的高端高壓器件，以浮動(dòng)端為高壓端的低端高壓器件，以及與浮動(dòng)端保持等電位的盆區(qū)。
圖4是用文獻(xiàn)2的方法制作電壓可變(浮動(dòng))的盆的示意圖。
圖5、圖6、圖7和圖8是根據(jù)本發(fā)明制造的含有浮動(dòng)陽(yáng)極A的二極管的兩種不同結(jié)構(gòu)的剖面示意圖。
圖8、圖9、圖10、圖11及圖12是用本發(fā)明的表面耐壓層制造的源電壓可變(浮動(dòng))的高端高壓MOS的四種不同結(jié)構(gòu)的剖面示意圖。
圖13是根據(jù)本發(fā)明制造的既有源電壓可變(浮動(dòng))的高端MOS又有與此源電壓等位的盆區(qū)的剖面示意圖。
圖14是通過(guò)在根據(jù)本發(fā)明的兩耐壓區(qū)之間刻了槽而制造的既有高端高壓MOS又有低端高壓MOS的圖騰柱結(jié)構(gòu)的剖面示意圖。
圖15是利用一個(gè)柵區(qū)代替圖14的槽來(lái)制造圖騰柱結(jié)構(gòu)的剖面示意圖。
圖16是用本發(fā)明在SIS上實(shí)現(xiàn)圖騰柱結(jié)構(gòu)的示意圖。
圖17是利用本發(fā)明的技術(shù)做成的高壓CMOS的剖面示意圖。
在上述附圖中，相同的參考號(hào)表示同一個(gè)或相應(yīng)的區(qū)域或部件。
圖5是用本發(fā)明的技術(shù)制作的高壓二極管的剖面示意圖。它含有兩個(gè)表面耐壓區(qū)。第一個(gè)表面耐壓區(qū)是圍繞著在p-型襯底1上形成的n+型區(qū)2的中心部分的區(qū)域，其中心是高端器件的高壓端k，其周?chē)钡礁叨似骷母?dòng)端A。該第一耐壓區(qū)的n+型區(qū)2除中央部分的狹小范圍外，均覆蓋有薄的p+型區(qū)3和4。使得在高壓端加到擊穿電壓VB而浮動(dòng)端為零電壓時(shí)，n+型區(qū)2的平均電離施主密度被覆蓋的p+型區(qū)3和4的電離受主密度補(bǔ)償后，其平均有效電離施主密度隨離開(kāi)中心的距離的增加而從NBWPP之值逐漸或階梯式地下降，最后變得很小。這里，NB是p-襯底1的摻雜濃度、WPP指由該襯底構(gòu)成的單邊突變平行平面結(jié)在擊穿電壓VB下的耗盡層厚度。本發(fā)明要求此第一表面耐壓區(qū)中n+型區(qū)2的施主密度在各處均大于NBWPP。當(dāng)陽(yáng)極A與陰極k電位相等且均達(dá)到擊穿電壓VB時(shí)，由于覆蓋的p+層3、4與其下面的n+型區(qū)2等電位、p+層3、4只電離了極小部分，用以建立與n+型區(qū)2之間的內(nèi)建電勢(shì)Vbi。這導(dǎo)致有效電離施主密度隨離開(kāi)中心k的距離不變。第一表面耐壓區(qū)(即從中央k到p+區(qū)4的外側(cè))的n+區(qū)2與p-襯底1之間象一個(gè)平行平面結(jié)，n+區(qū)2的電離施主密度為NBWPP加上一個(gè)p+區(qū)4與n+區(qū)2之間存在內(nèi)建電勢(shì)Vbi而消耗的施主密度、后者一般遠(yuǎn)小于前者而可忽略不計(jì)。由于在本發(fā)明中要求p+區(qū)4下面的n+區(qū)2的施主密度大于NBWPP，故n+區(qū)2中還有一個(gè)從中央直到p+區(qū)4外側(cè)均未電離的中性區(qū)，使電位從k到與A相連的p+區(qū)4之下均相等。這時(shí)，從p+層4(浮動(dòng)端A)到p-襯底1之間的耐壓靠的是本發(fā)明的第二表面耐壓區(qū)。該第二表面耐壓區(qū)是從p-襯底1之上圍繞p+層4的n+區(qū)2直到與p-襯底1相連的p+型區(qū)5為止的區(qū)域。在p+區(qū)4之外的n+區(qū)6的施主密度小于NBWPP，n+區(qū)7的施主密度比n+區(qū)6的更小，使得在p+區(qū)4與p-襯底1之間所加電壓達(dá)到擊穿電壓時(shí)有效電施主密度隨著從A向外側(cè)的距離的增加而逐漸或階梯式地減小。這點(diǎn)和圖2中k的電壓為VB時(shí)有效電離施主密度隨著離開(kāi)中心的距離的增加而逐漸或階梯式地減小一樣。顯然，圖5的陽(yáng)極A與襯底之間可承受直到其值為VB的反向偏壓。
當(dāng)陽(yáng)極A(即浮動(dòng)電壓端)的電壓為零時(shí)，陰極k到陽(yáng)極A之間的p+區(qū)3與p+區(qū)4大部分被耗盡。這使得k到A這段距離內(nèi)(第一表面耐壓區(qū))的有效電離施主密度隨離開(kāi)中心k的距離的增加而逐漸地或階梯式地下降，故陰極k仍能承受很高的電壓。這時(shí)由于p+區(qū)4有電離受主而其下的n+區(qū)2有電離施主，故p+區(qū)4下的n+區(qū)2有一個(gè)低于VB的電壓。這個(gè)電壓并不會(huì)導(dǎo)致?lián)舸?，因?yàn)閺膒+區(qū)4之外側(cè)直到與襯底相連的p+區(qū)5存在著表面耐壓層的第二個(gè)表面耐壓區(qū)。
圖6所示的二板管的耐壓原理與圖5相同，區(qū)別只在于第二耐壓區(qū)中有效電離施主密度的減少是由p+型區(qū)8和9中電離受主的補(bǔ)償作用來(lái)達(dá)到的。為了防止p+區(qū)4與p+區(qū)8之間直接聯(lián)通，它們之間由一個(gè)n型區(qū)隔開(kāi)。在圖6中，該隔開(kāi)p+區(qū)4與p+區(qū)8的區(qū)域就是n+區(qū)2的一部分。
當(dāng)上述二極管的陽(yáng)極A處的電壓比陰極k處高出內(nèi)建電勢(shì)Vbi時(shí)，陽(yáng)極與陰極導(dǎo)通，由于Vbi一般遠(yuǎn)小于VB，因此這時(shí)的耐壓原理和兩個(gè)電極均加以電壓VB時(shí)相同。
在這種二極管中，為了防止陽(yáng)極A向襯底1注入空穴而形成寄生晶體管效應(yīng)，應(yīng)使該晶體管的電流放大系數(shù)極小。這可以采取常規(guī)的減少晶體管電流放大系數(shù)的方法，例如，降低少子的壽命。
如上所述的高壓二極管中，要求浮動(dòng)端A與第一種導(dǎo)電類(lèi)型的p+區(qū)4相連，因此，p+區(qū)4必須在n+區(qū)2的頂部。但這并不等于要求第一種導(dǎo)電類(lèi)型的p+區(qū)3也必須形成在n+區(qū)2的頂部。圖7示出了p+區(qū)3不在n+區(qū)2頂部的情況。在該圖中，p+區(qū)3及p+區(qū)4下面的n+區(qū)2中的雜質(zhì)密度大于NBWPP。當(dāng)陰極k與陰極A的電壓均接近VB時(shí)，p+區(qū)3及p+區(qū)4下面的n+區(qū)的雜質(zhì)密度足以使其與襯底p-區(qū)1之間形成類(lèi)似于一個(gè)平面結(jié)，可承受VB的電壓而不致于擊穿。此時(shí)，p+區(qū)3上面的n+區(qū)中的雜質(zhì)只電離了極小一部分，用于形成該兩區(qū)之間的內(nèi)建電勢(shì)Vbi。當(dāng)陰極k的電壓接近VB而陽(yáng)極A的電壓為零時(shí)，p+區(qū)3和其上的n+區(qū)都被耗盡，造成平均電離施主密度隨離開(kāi)中心的距離的增大而不斷下降。從而，和圖5所示的器件一樣，在加同樣的電壓時(shí)也不會(huì)擊穿。
實(shí)際上，由于MOS、BJT、JFET之類(lèi)器件在有源區(qū)的工作原理都是設(shè)法向一個(gè)反偏p-n結(jié)注入載流子并控制這種注入，因此，利用上述有浮動(dòng)陽(yáng)極的二極管的原理，容易制得有浮動(dòng)低壓端的上述器件。圖8、9、10、11和12是以本發(fā)明的表面耐壓區(qū)構(gòu)成不同的含有浮動(dòng)低壓端的高壓n-MOS的例子。對(duì)于熟悉本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，可以毫無(wú)困難地將本發(fā)明用于其它的器件。而且正如文獻(xiàn)2所述，表面耐壓層的第一表面耐壓區(qū)可以不限于只有3、4兩個(gè)p+層，第二表面耐壓區(qū)可以不限于只有8及9或6及7兩個(gè)區(qū)。
圖8、圖9、圖10、圖11和圖12中與圖5或圖6中高壓端k相應(yīng)的部分為高壓n-MOS的漏電極DH，與浮動(dòng)端A相應(yīng)的部分為該n-MOS的源電極SH。在圖8中，作為源襯底的p+區(qū)4的上部有一個(gè)作為源區(qū)的n+區(qū)(10)，它通過(guò)其上面的歐姆接觸電極SH與p+區(qū)4相連。在從n+區(qū)10與p+區(qū)4相連的另一側(cè)延伸跨過(guò)p+區(qū)4直到與p+區(qū)4相連的n+區(qū)2的頂部覆蓋有一個(gè)氧化層11，其上覆蓋金屬或多晶硅作為n-MOS的柵極GH。當(dāng)GH的電壓超過(guò)閾值電壓時(shí)，有電子從源區(qū)10通過(guò)p+區(qū)4在柵GH下面形成的反型層而流出，最后流向DH。
為了改變圖8中柵GH下的電場(chǎng)分布，在柵下的n+區(qū)2中還可設(shè)置另一個(gè)p+區(qū)12，它可以不與源區(qū)4相連，如圖9所示。也可以通過(guò)別的方式的外聯(lián)使之與源區(qū)保持等電位。此外，也可以將n+源區(qū)10做在p+區(qū)12之內(nèi)，如圖10所示，這時(shí)的源電極SH需接在p+區(qū)12和n+區(qū)10之上。
如圖11所示，圖8中的6、7兩區(qū)自然也可以采用在n+區(qū)2上覆蓋兩個(gè)p+層(8與9)來(lái)代替。不言而喻，這種替代方法也可用在圖9及圖10所示的結(jié)構(gòu)中。
圖12是利用圖7的結(jié)構(gòu)制造的以浮動(dòng)端為低壓端的高端n-MOS器件。和圖8、9、10、11所示的器件相比，其優(yōu)點(diǎn)是，當(dāng)SH的電壓接近DH、且DH的電壓接近VB時(shí)，p+區(qū)3上面的n+區(qū)仍然是中性區(qū)，因此，導(dǎo)通電阻較小。
利用本發(fā)明不但可以制作有浮動(dòng)端的高壓器件，而且可以利用第一表面耐壓區(qū)的末端作為盆區(qū)來(lái)制造既有帶浮動(dòng)端的高壓器件、又有與此浮動(dòng)端等電位的盆區(qū)的半導(dǎo)體集成電路，從而節(jié)省了芯片的面積。圖13示出了本發(fā)明的又一個(gè)實(shí)施例。該器件利用圖10的基本結(jié)構(gòu)，擴(kuò)大其p區(qū)12，并在p區(qū)12之內(nèi)再做一個(gè)n區(qū)13。n區(qū)13與p區(qū)12通過(guò)頂部的歐姆接觸17相連，使它們保持等電位。即使在SH端的電壓加到VB時(shí)，這兩個(gè)區(qū)也有未耗盡的區(qū)域，此未耗盡的區(qū)域即是要做的盆。在未耗盡的p區(qū)12或n區(qū)13內(nèi)可制作含浮動(dòng)端的低壓n-MOS或p-MOS，其浮動(dòng)端均與電極SH等電位。
在功率集成電路中常常需要做兩個(gè)串接的器件(圖騰柱)，其中連接最高電壓的器件稱(chēng)為高端(High-Side)器件或稱(chēng)上邊(Upper)器件，它的浮動(dòng)端和一個(gè)低端(Low-Side)器件或稱(chēng)下邊(Lower)器件的高壓端相聯(lián)，低端器件的低壓端接固定電位(有時(shí)稱(chēng)為地)。根據(jù)本發(fā)明的技術(shù)，既可以制做性能優(yōu)越的低端器件，又可以做出性能優(yōu)越的高端器件。這些器件結(jié)構(gòu)的例子已示于圖8、圖9、圖10、圖11和圖12中。不僅如此，本發(fā)明還可提供將低端器件做在高端器件的第二表面耐壓區(qū)中的技術(shù)，這樣可以省去另外專(zhuān)做低端器件的面積。圖14示出一個(gè)用本發(fā)明的方法同時(shí)制做高端n-MOS和低端n-MOS的示意圖。它是在圖11的基礎(chǔ)上，用形成在p+區(qū)5內(nèi)的n+區(qū)14作為低端n-MOS的源，n+區(qū)14與p+區(qū)5在頂部通過(guò)低端n-MOS的源電極SL相聯(lián)。從n+區(qū)14到其鄰近的n+區(qū)2的頂部覆蓋有氧化層，其上為低端n-MOS的柵電極GL。為了防止該n-MOS導(dǎo)通時(shí)電子由SL直接流到高端n-MOS的漏DH，需要將高端n-MOS與低端n-MOS的漂移區(qū)2(即第一表面耐壓區(qū)和第二表面耐壓區(qū))隔斷。在隔斷處的外側(cè)做低端n-MOS的漏電極DL，它通過(guò)引線(xiàn)與高端的源電極SH相聯(lián)。這種隔斷的具體方法是在半導(dǎo)體表面刻出U形的槽。
隔離高端n-MOS與低端n-MOS的漂移區(qū)的方法也可以利用一個(gè)p-n結(jié)加反偏壓來(lái)實(shí)現(xiàn)。如圖15所示，這里在圖14所示的U形槽的地方形成了一個(gè)n區(qū)15，其中又形成一個(gè)p區(qū)16。p區(qū)16的頂部做一個(gè)電極GI，稱(chēng)為隔離電極。我們注意到，即使SH電壓為零，第一耐壓區(qū)邊緣的n+區(qū)2仍存在一個(gè)電壓V2。這是因?yàn)椋琻+區(qū)2的摻雜密度須大于NBWPP，使n+區(qū)2與p-區(qū)1間在SH電壓為VB時(shí)能承受此電壓。這樣大的摻雜密度使得當(dāng)SH電壓為零時(shí)，其下方的n+區(qū)2不能全耗盡而存在中性區(qū)，中性區(qū)到襯底1的耗盡區(qū)邊緣的電壓等于其到SH的電壓V2。V2的值可根據(jù)具體結(jié)構(gòu)求得，它大于DL下的電壓V1。即，槽或n型區(qū)15兩側(cè)的電位不同。因?yàn)镈L與SH同電位，在SH的電壓為零時(shí)，V1＝0。由此可知，即使SH的電壓不為零(V1≠0)，一般說(shuō)也有V2＞V1的關(guān)系。如果在GI上加上足夠的負(fù)電壓，不僅將n區(qū)15耗盡而且形成一個(gè)電壓低于V1的區(qū)域，那么這就形成了一個(gè)電子勢(shì)壘，電子不可能從第二漂移區(qū)的n+區(qū)2直接流向第一漂移區(qū)的n+區(qū)2。另外，只要GI的負(fù)電壓不是非常大，上述電壓低于V1的區(qū)域所具有的電壓又是大于零。那么這個(gè)區(qū)域也是阻擋空穴從p區(qū)16經(jīng)n區(qū)15流向襯底的空穴勢(shì)壘。
上述用于阻擋電子流動(dòng)和空穴流動(dòng)的區(qū)15、16的作用類(lèi)似于通常的JFET或SIT被關(guān)斷的機(jī)制。因此對(duì)于熟悉本領(lǐng)域的技術(shù)人員而言，實(shí)際上還存在其它的關(guān)斷方法。
本發(fā)明也適用于表面耐壓層與襯底間存在一個(gè)絕緣層的情形，即SIS的情形。在SIS的情形下，高端n-MOS的漂移區(qū)(第一表面耐壓區(qū))與低端n-MOS的漂移區(qū)(第二表面耐壓區(qū))的隔離可更容易地解決。圖16示出一個(gè)用SIS做這種器件的例子。它和圖15的區(qū)別是增加了一個(gè)氧化層17，取消了一個(gè)n區(qū)15。這時(shí)只要在隔離電極GI上加上對(duì)p區(qū)16兩旁的n+區(qū)2均低于Vbi的電壓，就不會(huì)有電子穿過(guò)p區(qū)16的問(wèn)題。而由于氧化層17的存在，空穴不可能從GI電極流向襯底。
利用本發(fā)明還可以方便地做成一種高壓CMOS。圖17是一種利用此技術(shù)制做的高壓CMOS的剖面示意圖。它實(shí)際上只是將圖11的柵電極GH延伸到p+區(qū)8，這個(gè)柵電極現(xiàn)稱(chēng)為G。而與圖11的SH相對(duì)應(yīng)的部位為電極S，它既是高端n-MOS的源，也是低端p-MOS的源。當(dāng)G的電壓超過(guò)p+區(qū)4表面形成n型反型層的閾值電壓時(shí)，高端n-MOS導(dǎo)通。當(dāng)G的電壓低于其下n+區(qū)2的表面上形成p型反型層的閾值電壓時(shí)，空穴可以從p+區(qū)4經(jīng)過(guò)p型反型層流向p+區(qū)8，最后流到與襯底相聯(lián)的p+區(qū)5的地電極，低端p-MOS導(dǎo)通。注意，這里只用了一個(gè)柵電極，和通常的的CMOS的兩個(gè)管子有兩個(gè)柵電極不同。
利用本發(fā)明的技術(shù)可以方便地將圖3所示的電路做在同一芯片內(nèi)，無(wú)需采用SI及JI技術(shù)，從而減小了芯片面積，降低了成本。
以上的例子均采用p-型襯底對(duì)單個(gè)器件進(jìn)行了說(shuō)明。顯然，對(duì)本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，可將所述內(nèi)容毫無(wú)困難地用到n-型襯底以及集成電路的情況。
權(quán)利要求
1.一種半導(dǎo)體器件的表面耐壓層，所述半導(dǎo)體器件包括第一種導(dǎo)電類(lèi)型的襯底、形成在所述襯底上的第二種導(dǎo)電類(lèi)型的重?fù)诫s區(qū)，以及形成在所述重?fù)诫s區(qū)上的浮動(dòng)電壓端和高電壓端，其特征在于包括位于所述第二種導(dǎo)電類(lèi)型的重?fù)诫s區(qū)中間部位的第一表面耐壓區(qū)，所述高電壓端位于其中央部位，所述第一表面耐壓區(qū)上圍繞所述高壓端直至其邊緣處處有形成在所述第二種導(dǎo)電類(lèi)型的重?fù)诫s區(qū)之上雜質(zhì)密度隨離開(kāi)中央距離的增加而逐漸或階梯式地增加的第一種導(dǎo)電類(lèi)型的層，所述浮動(dòng)電壓端位于其邊緣處，且在第一種導(dǎo)電類(lèi)型的區(qū)域之上；位于所述第二種導(dǎo)電類(lèi)型的重?fù)诫s區(qū)、包圍著所述第一表面耐壓區(qū)的第二表面耐壓區(qū)，其中，所述第二種導(dǎo)電類(lèi)型雜質(zhì)的有效電離雜質(zhì)密度隨離開(kāi)中央距離的增加而逐漸或階梯式地下降，所述有效電離雜質(zhì)密度系指加在所述浮動(dòng)電壓端與襯底之間的電壓接近反向擊穿電壓時(shí)，在一個(gè)表面橫向尺寸遠(yuǎn)小于WPP的面積內(nèi)有效的第二種導(dǎo)電類(lèi)型的電離雜質(zhì)總數(shù)除以該面積所得的值，其中，WPP代表由所述襯底形成的單邊突變平行平面結(jié)在其擊穿電壓下的耗盡層厚度。
2.如權(quán)利要求1所述的表面耐壓層，其特征在于所述第一表面耐壓區(qū)中第二種導(dǎo)電類(lèi)型雜質(zhì)的密度不小于NBWPP，其中，NB代表所述襯底的雜質(zhì)密度。
3.如權(quán)利要求1所述的表面耐壓層，其特征在于所述第二表面耐壓區(qū)中的第二種導(dǎo)電類(lèi)型雜質(zhì)隨著離開(kāi)中央的距離的增加而減少的有效密度是通過(guò)既用第二種導(dǎo)電類(lèi)型的雜質(zhì)進(jìn)行摻雜，又用處于耐壓層上部的第一種導(dǎo)電類(lèi)型的雜質(zhì)進(jìn)行補(bǔ)償?shù)姆椒ǖ玫降摹?br> 4.如權(quán)利要求1所述的表面耐壓層，其特征在于在所述第一種導(dǎo)電類(lèi)型的襯底與所述第二種導(dǎo)電類(lèi)型的表面耐壓層之間設(shè)置有一個(gè)薄的絕緣層。
5.如權(quán)利要求1所述的表面耐壓層，其特征在于在所述第一表面耐壓區(qū)和第二表面耐壓區(qū)之間設(shè)置有一窄的溝槽。
6.如權(quán)利要求1所述的表面耐壓層，其特征在于所述第一表面耐壓區(qū)和第二耐壓區(qū)之間形成有一個(gè)窄的半導(dǎo)體區(qū)域用來(lái)防止載流子直接從一個(gè)表面耐壓區(qū)流向另一個(gè)表面耐壓區(qū)。
7.一種半導(dǎo)體集成電路器件，其特征在于包括一形成在如權(quán)利要求1所述的表面耐壓層的第一表面耐壓區(qū)上、具有高壓端及浮動(dòng)端的高壓半導(dǎo)體器件，以及形成在所述第二表面耐壓區(qū)上與所述浮動(dòng)端保持等電位的盆區(qū)。
8.一種半導(dǎo)體集成電路器件，其特征在于包括一形成在如權(quán)利要求1所述的表面耐壓層的第一表面耐壓區(qū)上、具有高壓端和浮動(dòng)端的高壓半導(dǎo)體器件，以及一形成在所述第二表面耐壓區(qū)上、具有所述浮動(dòng)端和以襯底為最低電壓端的半導(dǎo)體器件。
全文摘要
一種用于低端電壓浮動(dòng)的高壓半導(dǎo)體器件的表面耐壓層,它含有兩個(gè)耐壓區(qū),第一個(gè)耐壓區(qū)被第二個(gè)耐壓區(qū)所包圍。第一個(gè)耐壓區(qū)與邊緣的頂部的電壓可以相對(duì)于襯底而浮動(dòng)。利用本發(fā)明可在同一芯片上不用介質(zhì)隔離或p－n結(jié)隔離技術(shù)而制作有浮動(dòng)電壓端的高端高壓器件、與高端高壓器件的浮動(dòng)電壓端等電位的盆以及串接的高端高壓器件與低端高壓器件。且與CMOS或BiCMOS工藝兼容。
文檔編號(hào)H01L29/06GK1243334SQ9811618
公開(kāi)日2000年2月2日 申請(qǐng)日期1998年7月23日 優(yōu)先權(quán)日1998年7月23日
發(fā)明者陳星弼 申請(qǐng)人:電子科技大學(xué)