專利名稱：集成電路中阻止深結注入和硅化物形成的間隔物的制作方法
技術領域：
本發(fā)明總體上涉及集成電路，更具體地說，涉及集成電路的有效形成，它通過間隔物來阻止在其一區(qū)域內的深結注入和硅化物的形成。
在集成電路(IC)或芯片的制造過程中，IC的不同區(qū)域經(jīng)常有互相矛盾的要求。這種矛盾增加了制造工藝的復雜性，導致需要其它的步驟。
這個問題可以通過存儲器集成電路(如一動態(tài)隨機存取存儲器(DRAM,dynamic random access memory)或歸并DRAM邏輯(埋置DRAM)芯片)不同區(qū)域的不同要求來解釋。如，在支持或邏輯區(qū)域需要帶有自對準硅化物(salicide)以使串聯(lián)電阻減為最小。然而，在陣列中為了使結泄漏減為最小，需要低劑量注入的淺結和無硅化物。
解決陣列和支持或邏輯區(qū)域中的這種矛盾的傳統(tǒng)技術需要另外的掩模步驟來阻止陣列中深結注入和硅化物的形成。這種技術增加了制造工藝的復雜程度和成本，并增加了原始工藝時間(RPT,raw process time)。
從上述討論中可以明顯看出，需要提供一種更有效和簡單的技術來解決不同芯片區(qū)域的相互矛盾的要求。
本發(fā)明涉及在不影響帶有淺結的器件的前提下有效地形成帶有深結的器件。在一個實施例中，一基底包括至少第一和第二區(qū)域，兩者由一隔離區(qū)域分開。第一區(qū)域包括由寬間隙分開的第一器件圖形，第二區(qū)域包括由窄間隙分開的第二器件圖形。器件圖形的側面包括由介電材料形成的間隔物。一層間介電層形成于基底之上，以充分填充第二區(qū)域內第二器件圖形之間的窄間隙。然后，執(zhí)行蝕刻來從器件圖形的頂部和基底的表面上除去層間介電層，同時，在第一器件圖形側面的第一間隔物之上剩下第二間隔物。使用用于填充第二器件之間的窄間隙的層來形成第二間隔物可以使得能夠注入以在第一器件中形成深結，而不需要另外的掩模步驟，因為第二器件受到層間介電層的保護。因為只有第一器件的結區(qū)域被暴露，不需要另外的掩模步驟也可以形成硅化物。


圖1A-1E示出了制造根據(jù)本發(fā)明一實施例的集成電路一部分的過程。
本發(fā)明涉及集成電路的有效形成。集成電路包括隨機存取存儲器(RAM)，如動態(tài)隨機存取存儲器(DRAM)或同步動態(tài)隨機存取存儲器(SDRAM)。集成電路也可以是一專用集成電路(ASIC)；歸并動態(tài)隨機存取存儲器邏輯電路(埋置DRAM)，或其它邏輯電路。
典型地，許多集成電路并列地形成于晶片之上。處理完成以后，切割晶片，將集成電路分成單個芯片。然后，組裝芯片，形成最終產(chǎn)品，可以用于消費產(chǎn)品中，如計算機系統(tǒng)、單元電話機、個人數(shù)字助手(PDA)和其它電子產(chǎn)品。
參考圖1A，提供了基底101的一部分，基底是一硅晶片。其它基底，如絕緣體上的硅(SOI,sililon on insulator)或其它半導體材料也可采用。基底的主晶面并不關鍵，任何合適的取向如(100)、(110)或(111)晶面都可采用?；卓赡鼙惠p微地或較多地摻雜有預定電導率的摻雜劑，以獲得理想的電性能。
如圖所示，基底至少包括第一和第二區(qū)域110和130。兩者之間由絕緣區(qū)域150隔開。絕緣區(qū)域是淺溝槽隔離(STI,shallowtrench isolation)，它包含一介電材料(如氧化物)。其它絕緣區(qū)域(如LOCOS)也可采用。
如圖所示，第二區(qū)域是動態(tài)隨機存取存儲器集成電路陣列區(qū)域。在一個實施例中，陣列區(qū)域包括多個在基底上形成的溝槽電容器單元(未顯示)。隔離區(qū)域(也未顯示)，如STI，提供來隔離溝槽電容器。Bronner等在VLSI研討會論文集(Proc.VLSI Symp.1995,p15)中介紹了溝槽電容器單元，這里引用來作為參考。另外，在陣列區(qū)域可采用疊層電容器(stack capcitor)。疊層電容器形成于陣列器件之上。第一區(qū)域是支持和/或邏輯區(qū)域。
這些區(qū)域為后續(xù)形成的器件提供有合適類型的摻雜劑井(如n-井和P-井)。另外，進行柵域電壓(VT)調整注入，用來為器件獲得理想的VT。井的形成和VT注入是通過合適的技術來獲得的，如用抗蝕劑作為掩模層的離子注入。當合適時，自對準注入也可采用。
形成器件的柵疊層的各層形成于基底的表面之上。這包括用熱氧化形成一氧化物層。氧化物層起著柵極氧化物的作用。包括多晶硅的柵極層161然后沉積在柵極氧化物上。另外，柵極層可以是復合層，如多晶硅-硅化物(polycide)，它包括位于多晶硅層之上的金屬硅化物層。金屬硅化物層可能由各種金屬硅化物形成。如鉬硅化物(MoSix)；鉭硅化物(TaSix)；鎢硅化物(WSix)鈦硅化物(TiSix)；或鈷硅化物(CoSix)。多晶硅或多晶硅-硅化物層的形成是通過使用傳統(tǒng)的技術(如化學氣相沉積(CVD))來實現(xiàn)的。其它沉積技術也可采用。一蓋層162形成于柵極層之上。蓋層162包括氮化硅(Si3N4)。氮化物層起著后續(xù)工藝的蝕刻和拋光停止層的作用。
參考圖1B，用傳統(tǒng)的光刻和蝕刻技術為柵極疊層構圖。這種技術包括沉積一抗蝕劑層和利用曝光源和掩模來有選擇地對其曝光。在顯影過程中，根據(jù)所用的是正性抗蝕劑還是負性抗蝕劑，移去曝光的或未曝光的區(qū)域。沒有被抗蝕劑保護的柵極疊層上的區(qū)域然后用反應離子蝕刻(RIE,reactive ionetch)來進行蝕刻，在第一區(qū)域生成柵極疊層115，在第二區(qū)域生成柵極疊層135。
如圖所示，第二區(qū)域130中器件圖形或柵極疊層135緊密壓縮在一起，圖形之間具有一窄的間隙。典型地，圖形和隔開圖形的間隙約等于最小圖形尺寸(F)或基本圖線尺寸(GR,groundrule)。相反，第一區(qū)域中的圖形或柵極115具有寬的間隙。
間隔物176形成在器件的側壁上，將陣列與柵極隔離開。間隔物包括Si3N4。在一個實施例中，間隔物是通過化學汽相沉積(CVD)保形沉積Si3N4,緊接著用各向異性蝕刻來形成的。當然，實際的DRAM或埋置DRAM集成電路包括帶有其它器件的另外區(qū)域。然而，為了方便對本發(fā)明的討論，集成電路用帶有較少量器件的第一和第二區(qū)域來描述。
執(zhí)行毯覆離子注入來形成陣列器件的結區(qū)域175。兩個器件之間的隔離區(qū)域和柵極的氮化物層起著一注入掩模的作用，從而實現(xiàn)自對準注入。如上所述，該注入形成帶有低劑量的淺結，以減少結泄漏。根據(jù)具體應用，支持器件可以設計成帶有電導率與陣列器件相同或不同的源極/柵極區(qū)域?？梢赃x擇使用一抗蝕劑層，并對它進行構圖，使之起一注入掩模的作用，以防止在支持或邏輯區(qū)域注入摻雜劑。在另一實施例中，陣列結在后面的工藝中形成。
參考圖1C，一抗蝕劑層178形成于基底之上，覆蓋基底和器件，起注入掩模作用的抗蝕劑層被構圖，以暴露支持區(qū)域110。然后為器件115形成擴展注入。在一個實施例中，注入砷(As)摻雜劑原子。典型地，擴展注入的劑量和能量分別約為1014-1015原子/cm2和10-50keV。注入一完成，抗蝕劑層就被移去。
在圖1D中，一襯墊層174沉積在基底的表面上，它起著蝕刻停止層的作用，用于無邊接觸的形成。襯墊層包括一種材料，這種材料在無邊接觸蝕刻過程中蝕刻率低。襯墊層包括CVDSi3N4。然后在基底上沉積一層間介電層180。在一個實施例中，層間介電層包括硼磷硅酸鹽玻璃(BPSG,borophosphosilicate glass)。其它層間介電層(如非摻雜硅酸鹽玻璃或摻雜硅酸鹽玻璃)，包括磷硅酸鹽玻璃(PSG,phosphosilicate glass)和硼硅酸鹽玻璃(BSG,borosilicate glass)，也可采用。
層的厚度足以填充陣列器件之間的間隙。因為陣列器件之間隔開約等于基本圖形尺寸(GR)的空間，層間介電層的厚度約大于和等于1/2×GR。介電層通過RIE來蝕刻。蝕刻對襯墊層或硅具有選擇性。如果它對襯墊層具有選擇性，則襯墊層保持在基底表面上，如圖中點線所示。襯墊層為后續(xù)離子注射起屏蔽的作用。如果蝕刻對硅具有選擇性，襯墊層被移去，從而暴露基底表面。RIE在器件115上產(chǎn)生BPSG側壁間隔物182。并用BPSG填充器件135之間的空間。側壁間隔物形成于間隔物176和襯墊層174之上。如上所述，間隔物控制柵極下的擴散量。在一個實施例中，通過用BPSG填充陣列中的間隙，陣列區(qū)域不受高劑量注入和與支持器件有關的硅化物處理，它們會惡化陣列的保持時間。
間隔物182的厚度是由層間介電層的厚度確定的。間隔物的厚度必須優(yōu)化，以完全填充陣列器件之間的間隙，同時為支持器件提供好的器件特性。如上所述，最小厚度約為1/2GR?？梢栽黾訉娱g介電層的厚度，從而為間隔物182提供能獲得理想器件特性的厚度。對先進的IC設計，厚度范圍典型地為50-100nm。當然，這個厚度也可以根據(jù)設計參數(shù)而變化。
參考圖1E，注入摻雜劑來完成支持器件的源極和漏極擴散區(qū)域117和118。注入是自對準注入，因為層間介電層和陣列器件起著一注入掩模的作用。注入的劑量和能量足以提供深源極和漏極區(qū)域。在一個實施例中，注入了砷摻雜劑。典型地，深注入的劑量和能量約為5×1014-5×1015原子/cm2和20-100keV。當然，注入的劑量和能量可以根據(jù)BPSG和Si3N4間隔物與襯墊層(如果有的話)的組合厚度而變化。
可以選擇在擴散區(qū)域117和118上形成硅化物層。如果在間隔物形成過程中擴散區(qū)域上的氮化物襯墊沒有移去，用干或濕蝕刻移去它。在一個實施例中，硅化物層包括鈦硅化物(TiSix)其它硅化物，包括鉬硅化物(MoSix)；鉭硅化物(TaSix)；鎢硅化物(WSix)；或鈷硅化物(CoSix)也可采用。硅化物層是用傳統(tǒng)的自對準硅化物(Salicide)工藝來形成的。這種自對準硅化物工藝包括HF浸漬；金屬沉積；退火；和為硅化物層構圖的濕蝕刻。在Colgan等人在《材料科學和工程》(Material Science and Engineering)1996年R16卷第43頁中介紹了自對準硅化物的形成。這些引用來作為參考。
有選擇地在基底上形成一氧化物層。氧化物層可以用各種已知技術(如熱氧化或CVD)來形成。如果硅酸鹽玻璃用來作為層間介電層，氧化物層的厚度要足以起到摻雜阻擋層的作用。典型地，氧化物層的厚度約20nm。然后，在基底上沉積層間介電層。層間介電層包括BPSG或PSG。層間介電層的厚度典型地為500-1000nm。因為間隙填充不再成問題，所以，非摻雜硅酸鹽玻璃也很有用。非摻雜硅酸鹽玻璃的作用，避免了對氧化物阻擋層的需要。
繼續(xù)工藝，以形成集成電路。這包括使層間介電層平面化，從而形成一平表面。在平面化的層間介電層上形成一覆蓋層。然后形成暴露擴散區(qū)域和導電線的接觸開孔。有時，不形成擴散區(qū)域。為了形成擴散區(qū)域，通過接觸開孔注入摻雜劑。然后在開孔和導電線中填入導電材料，以提供所需的電連接。導電材料包括鋁、鈦、TiN、W或Cu。有時，可能需要阻擋層或襯墊層。導電材料沉積以后，表面被平面化，使用覆蓋層作為拋光停止層，以形成一平表面?？梢孕纬闪硗獾膶娱g介電層和金屬層來完成集成電路的處理。
至此，已參考各實施例具體示出并介紹了本發(fā)明，本領域的技術人員應當理解，在不背離本發(fā)明范疇的前提下，可以對本發(fā)明進行修改和變化。本發(fā)明的范疇不是由上述描述來確定的，而是由后面所附權利要求書及其等同物限定的。
權利要求
1．一種用于形成一集成電路的方法，包括提供一基底，它包括至少第一和第二區(qū)域，兩者由隔離區(qū)域隔開，第一區(qū)域包括第一器件圖形，它門由寬間隙隔開，第二區(qū)域包括第二器件圖形，它們由窄間隙隔開，其中，第一和第二器件的側面包括一由介電材料形成的第一間隔物；沉積一層間介電層，其厚度足以填充第二區(qū)域中的第二器件圖形之間的窄間隙；蝕刻層間介電層，通過蝕刻在第一間隔物上的第一圖形的側面形成第二間隔物，并去除寬間隙上面的層間介電層，同時保持第一區(qū)域的窄間隙中填充有層間介電層；注入摻雜劑，從而為第一器件形成深結，其中，用來形成第一器件的第二間隔物的層間介電層保護第二區(qū)域，使之免受注入的影響。
全文摘要
本發(fā)明提供了一種在一個區(qū)域中有效形成深結注入而不會影響集成電路第二區(qū)域的注入的方法。它是通過使用與用于填充淺結器件間隙的材料相同的材料形成深結器件的間隔物來實現(xiàn)的。
文檔編號H01L21/822GK1218287SQ98120769
公開日1999年6月2日 申請日期1998年9月29日 優(yōu)先權日1997年9月30日
發(fā)明者杰弗里·P·甘比諾, 約翰·阿爾斯邁耶, 加里·布朗納 申請人:西門子公司, 國際商業(yè)機器公司