專利名稱：高壓cmos結構的半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種高壓CMOS結構的半導體器件，以及一種制造該高壓CMOS結構的半導體器件的方法。
迄今，由在單獨SOI(硅絕緣體)襯底上所形成的一對P-和N-型MOS晶體管組成的CMOS(互補型金屬氧化物半導體)結構的半導體器件已用于各種場合。該CMOS結構的半導體器件可以以各種型式加以使用。用作等離子顯示屏驅動電路的CMOS電路需要承受高壓。對此已經提出了采用偏置結構用于該CMOS電路中的P-和N-型MOS晶體管。
下面將參照附圖中的

圖1至5(b)來描述一種CMOS結構的常用半導體器件。圖1是局部垂直截面圖，其表示作為常用半導體器件的CMOS電路的多層結構，和圖2(a)至5(b)是局部垂直截面圖，其表示制造圖1所示CMOS電路構成的連續(xù)步驟。
下面將假設各層是以向上的方向連續(xù)地形成在襯底上的條件下來描述常用半導體器件。該方向只是出于方便起見而舉的一個例子，在實際制造和使用半導體器件過程中，不會限制任何方向。具有較高濃度的層或膜將用P+和N+來表示，并且具有較低濃度的層或膜將用P-和N-來表示。在圖1至5(b)以及其他附圖中，“P+”、“N+”、“P-”、“N-”應看作是分別指“P+”、“N+”、“P-”、“N-”。
如圖1所示，CMOS電路1具有單一P型SOI襯底2，其是第一導電型。在SOI襯底2上，設置有第一導電型的P溝道第一晶體管3和第二導電型的N溝道第二晶體管4。第一和第二晶體管3,4的每個均為偏置LMOS(橫向MOS)結構。
SOI襯底2包括第一和第二襯底5,6，其每個襯底均為第一導電型的P-型。第一和第二襯底5,6通過嵌入的氧化膜7而整體地相互結合在一起。第一和第二晶體管3,4可以只設置在第一襯底5上，該襯底位于嵌入的氧化膜7上。第一和第二晶體管3,4可通過溝槽8和層疊的氧化膜9而相互隔離。
P溝道第一晶體管3包括源極11，位于源極11內部的柵極12，和位于其中央的漏極13。源極11，柵極12和漏極13位于設置在第一襯底5上的單一N-型阱14上。
第一晶體管3的源極11包括位于N-型阱14上的P型源極擴散層21，位于P型源極擴散層21上表面上的P+型源極接觸擴散層22，和位于P+型源極接觸擴散層22外部N-型阱14上的N+型后柵極接觸擴散層23。源電極24位于接觸擴散層22,23上。
第一晶體管3的漏極13包括位于N-型阱14上的P型漏極偏置擴散層25,和位于P型漏極偏置擴散層25上表面中央上的P+型漏極接觸擴散層26。漏電極27位于P+型漏極接觸擴散層26上。
漏極偏置擴散層25和源極擴散層21由各接觸擴散層26,22向柵極12伸出，并且場氧化膜28位于漏極偏置擴散層25和源極擴散層21偏置區(qū)域的上表面上。柵電極29位于場氧化膜28的上表面上，其中場氧化膜28還可兼作柵極氧化膜的作用，并且柵極伸長電極30位于柵電極29的上表面上。
N溝道第二晶體管4以與P溝道第一晶體管3并排的關系而設置。N溝道第二晶體管4具有源極41，位于源極41內部的柵極42，和位于其中央的漏極43。
在第二晶體管4的源極41上，P-型第一襯底5可用作源極基層50，并且P型源極屏蔽擴散層51位于源極基層50上。N+型源極接觸擴散層52和N+型反柵極接觸擴散層53分別位于源極屏蔽擴散層51上表面的內部和外部區(qū)域上。源電極54位于接觸擴散層52,53上。
在第二晶體管4的漏極43上，N型漏極偏置擴散層55設置在P-型第一襯底5上。N+型漏極接觸擴散層56設置在偏置擴散層55上表面的中央上。漏電極57位于漏極接觸擴散層56上。
漏極偏置擴散層55和源極屏蔽擴散層51由各接觸擴散層56,52向柵極42突起，并且場氧化膜58和柵極氧化膜59位于漏極偏置擴散層55和源極屏蔽擴散層51的偏置區(qū)域的上表面上。柵電極60位于氧化膜58,59的上表面上，并且柵極伸長電極61位于柵電極60的上表面上。
第一和第二晶體管3,4的電極24,27,30,54,57,61通過層疊的氧化膜9而伸出，絕緣層(未示出)位于其上。絕緣層可局部地除去，以便使電極24,27,30,54,57,61露出，其可提供連接焊盤(未示出)。
在上述結構的CMOS電路1中，由于P溝道第一晶體管3和N溝道第二晶體管4均為LMOS結構，所以電流可以由源電極24,54通過柵極12,42側向地流到漏電極27,57上。
進一步地，晶體管3,4二者均為偏置結構，其中漏極偏置擴散層25,55延伸到場氧化膜28和場與柵極氧化膜58,59的下表面。因此，這些晶體管3,4的擊穿電壓如此之高以致于晶體管3,4能夠開關高壓。
下面將參照圖2(a)至5(b)來簡要描述制造CMOS電路1的方法。
如圖2(a)所示，制備P-型硅的第一和第二襯底5,6，并且通過以具有約2μm厚度的SIO2膜形式嵌入的氧化膜7將其相互整體地連接在一起。第一襯底5被磨成約5μm的厚度，由此制成單一的SOI襯底2。
然后，如圖2(b)所示，在第一襯底5的整個上表面上形成熱氧化膜(未示出)，并且構圖成為預定形狀的掩模71。將磷雜質由離子注入通過掩模71的開孔而引入第一襯底5。將組件加熱以便使引入的磷向下擴散達到嵌入的氧化膜7的上表面，由此同時形成第一晶體管3的N-型阱14和第二晶體管4的漏極偏置擴散層55。
然后，如圖3(a)所示，在除去掩模71以后，形成另一形狀的掩模72。然后將硼雜質由離子注入通過掩模72的開孔而引入第一襯底5。將組件加熱使引入的硼由第一襯底5的表面擴散到1-2μm范圍的深度，由此同時形成第一晶體管3的P型源極擴散層21和漏極偏置擴散層25以及第二晶體管5的源極屏蔽擴散層51。
然后，將掩模72除去，并且由氮化物制成預定形狀的掩模。如圖3(b)所示，將場氧化膜28,58通過LOCOS(表面局部氧化或硅局部氧化)法制成0.5-1.0μm范圍的厚度。
熱氧化膜和多晶硅膜可形成在迄今按照CVD(化學氣相沉積法)所制成的整個表面上，將磷雜質擴散使得多晶硅膜導電。如圖4(a)所示，然后同時將導電多晶硅膜和熱氧化膜進行構圖，由此形成具有熱氧化膜的第二晶體管3的柵極氧化膜59和具有導電多晶硅膜的第二晶體管3,4的柵電極29,60。
然后制成預定形狀(未示出)的掩模，并且將磷和硼引入各個區(qū)域中，由此形成第一和第二晶體管3,4的接觸擴散層22,23,26,52,53,56，如圖4(b)所示。
然后，如圖5(a)所示，通過CVD法形成具有100nm厚度的氧化膜，并且將其構圖成掩模73。此后，通過掩模73由硅腐蝕在第一和第二晶體管3，4周圍形成溝槽8。如圖5(b)所示，將層疊的氧化膜9淀積到1-2μm范圍的厚度，以便填滿溝槽8，由此使第一和第二晶體管3,4相互隔開。
此后，如圖1所示，在層疊的氧化膜9上確定接觸孔，并且將第一和第二晶體管3,4的電極24,27,30,54,57,61通過濺射鋁或類似物制成0.5-2.0μm范圍的厚度。以該方式，可獲得CMOS電路1。
在CMOS電路1中，P溝道第一晶體管3和N溝道第二晶體管4二者均為偏置LMOS結構，用以增加其擊穿電壓。然而，實際上P溝道第一晶體管3的擊穿電壓低于N溝道第二晶體管4，并且具有高通路電阻。
第一晶體管3的擊穿電壓通過漏極偏置擴散層25和N-型阱14之間的連接狀態(tài)而決定，而第二晶體管4的擊穿電壓則通過漏極偏置擴散層55和源極基層50之間的連接狀態(tài)而決定。第二晶體管4的擊穿電壓是穩(wěn)定的，因為雜質只擴散到與源極基層50連接的漏極偏置擴散層55中。
在第一晶體管3中，通過將磷擴散到P-型第一襯底5中所形成的N-型阱14和通過將硼擴散到N-型阱14中所形成的P型漏極偏置擴散層25可相互連接。因此，雜質擴散而形成層14,25二者，并且雜質可擴散兩次以形成層25。結果，難以穩(wěn)定第一晶體管3的擊穿電壓。
第一和第二晶體管3,4的擊穿電壓還取決于上述連接邊界的彎曲半徑。第一晶體管3的漏極偏置擴散層25要比第二晶體管4的漏極偏置擴散層55薄。因此，漏極偏置擴散層25的連接邊界彎曲半徑要小于漏極偏置擴散層55的連接邊界彎曲半徑。由此，第一晶體管3的擊穿電壓由于漏極偏置擴散層25的連接邊界彎曲半徑較小而相對較低。
由于第一晶體管3的擊穿電壓較低，所以漏極偏置擴散層25不能減小尺寸。由此，由第一晶體管3所占有的面積大小不能減小。由于該原因，難以減小CMOS電路1的整個芯片面積。不能減少結構復雜而且昂貴的SOI襯底2的材料量，并且難以增加CMOS電路1的產量。
另外，當?shù)诙w管4由于漏極電流流過寬且深的漏極偏置擴散層55而具有低通路電阻時，第一晶體管3的通路電阻在用以使漏極電流流過的漏極偏置擴散層25窄且薄時較高。
因此，本發(fā)明的目的是提供一種半導體器件，其具有穩(wěn)定的高擊穿電壓，和低的通路電阻，以及一種制造該半導體器件的方法。
按照本發(fā)明的一個方面，提供一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其通過其間嵌入的氧化膜而整體地相互連接在一起，和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，晶體管設置在SOI結構中并相互隔離，第二導電型晶體管為LMOS結構，第一導電型晶體管為LDMOS(側雙擴散MOS)結構。
在具有LDMOS結構的晶體管中，與源極擴散層分離的專用源極基本擴散層形成在第一襯底上，而與源極基本擴散層相連接的漏極基層形成在第一襯底上。由于漏極基層以與漏極偏置擴散層相同的方式作用，所以具有LDMOS結構的第一導電型晶體管具有穩(wěn)定的高擊穿電壓和低的通路電阻，正如第二導電型晶體管一樣。第一導電型可以是P型和N型中的一個，而第二導電型為另一個。
按照本發(fā)明的另一方面，提供一種CMOS結構的半導體器件，其包括SOI襯底，其由第一導電型的第一和第二襯底構成，在其間由嵌入的氧化膜相互整體連接在一起，和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，晶體管設置在SOI襯底上，并且相互隔離，第二導電型晶體管為LMOS結構，其包括由第一襯底組成的第一導電型源極基層，位于源極基層上的第二導電型的源極接觸擴散層，位于源極接觸擴散層和源極基層端部上的柵極氧化膜，和位于第一襯底上并在柵極氧化膜下面延伸的第二導電型漏極偏置擴散層，第一導電型晶體管包括位于第一襯底上的第二導電型源極基礎擴散層，位于源極基礎擴散層上的第一導電型源極擴散層，與源極擴散層電連接的源電極，位于源極擴散層和源極基礎擴散層上并折疊成柵極氧化膜的場氧化膜，位于場氧化膜上的柵電極，由第一襯底組成的第一導電型漏極基層，位于漏極基層上并在場氧化膜下面延伸的第一導電型漏極偏置擴散層，和與漏極偏置擴散層電連接的漏電極。
因此，在第一導電型晶體管中，與源極擴散層分離的專用源極基礎擴散層位于第一襯底上，并且與源極基礎擴散層相連接的漏極基層位于第一襯底上。由于漏極基層以與漏極偏置擴散層相同的方式作用，因此第一導電型晶體管具有穩(wěn)定的擊穿電壓和低的通路電阻，正如第二導電型晶體管的情況一樣。
按照本發(fā)明的再一方面，提供一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其通過其間設置的嵌入氧化膜而相互整體地連接在一起，和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，晶體管設置在SOI襯底上并且相互隔離，第二導電型晶體管包括由第一襯底組成的第一導電型源極基層，位于源極基層上的第二導電型的源極接觸擴散層，與源極接觸擴散層電連接的源電極，位于源極接觸擴散層和源極基層端部上的柵極氧化膜，位于柵極氧化膜上的柵電極，位于第一襯底上并在柵極氧化膜下面延伸的第二導電型漏極偏置擴散層，和與漏極偏置擴散層電連接的漏電極，第一導電型的晶體管包括位于第一襯底上的第二導電型源極基礎擴散層，位于源極基礎擴散層上的第一導電型源極擴散層，與源極擴散層電連接的源電極，位于源極擴散層和源極基礎擴散層端部上并折疊成柵極氧化膜的場氧化膜，位于場氧化膜上的柵電極，由第一襯底組成的第一導電型漏極基層，位于漏極基層上并在場氧化膜下面延伸的第一導電型的漏極偏置擴散層，和與漏極偏置擴散層電連接的漏電極。
因此，在第一導電型晶體管中，與源極擴散層分離的專用源極基礎擴散層位于第一襯底上，并且與源極基礎擴散層相連接的漏極基層位于第一襯底上。由于漏極基層以與漏極偏置擴散層相同的方式作用，因此第一導電型晶體管具有穩(wěn)定的擊穿電壓和低的通路電阻，正如第二導電型晶體管的情況一樣。
按照本發(fā)明的還一個方面，提供一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其通過其間設置的嵌入氧化膜而相互整體地連接在一起，和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，晶體管設置在SOI襯底上并且相互隔離，第二導電型晶體管包括由第一襯底組成的第一導電型源極基層，位于源極基層上的第一導電型源極屏蔽擴散層，位于源極屏蔽擴散層上的第二導電型源極接觸擴散層，位于源極屏蔽擴散層上與源極接觸擴散層相鄰的第一導電型反柵極接觸擴散層，位于反柵極接觸擴散層和源極接觸擴散層上的源電極，位于源極接觸擴散層和源極基層端部上的柵極氧化膜，位于柵極氧化膜上的柵電極，位于柵電極上的柵延伸電極，位于第一襯底上并在柵氧化膜下面延伸的第二導電型漏極偏置擴散層，位于漏極偏置擴散層上的第二導電型漏極接觸擴散層，和位于漏極接觸擴散層上的漏電極，第一導電型的晶體管包括位于第一襯底上的第二導電型源極基礎擴散層，位于源極基礎擴散層上的第一導電型源極擴散層，位于源極擴散層上的第一導電型源極接觸擴散層，位于源極基礎擴散層上與源極接觸擴散層相鄰的第二導電型反柵極接觸擴散層，位于源極接觸擴散層和反柵極接觸擴散層上的源電極，位于源極擴散層和源極基礎擴散層端部上并折疊成柵極氧化膜的場氧化膜，位于場氧化膜上的柵電極，位于柵電極上的柵延伸電極，由第一襯底組成的第一導電型漏極基層，位于漏極基層上并在場氧化膜下面延伸的第一導電型漏極偏置擴散層，位于漏極偏置擴散層上的第一導電型漏極接觸擴散層，和位于漏極接觸擴散層上的漏電極。
因此，在第一導電型的晶體管中，與源極擴散層分離的專用源極基礎擴散層位于第一襯底上，并且與源極基礎擴散層相連接的漏極基層位于第一襯底上。由于漏極基層以與漏極偏置擴散層相同的方式作用，因此第一導電型晶體管具有穩(wěn)定的擊穿電壓和低的通路電阻，正如第二導電型晶體管的情況一樣。
在按照本發(fā)明上述各方面的半導體器件中，第一導電型晶體管的源極基礎擴散層和第二導電型晶體管的漏極偏置擴散層由第一襯底的表面延伸到嵌入的氧化膜的表面上。
因此，在制造上述半導體器件的過程中，當?shù)谝粚щ娦途w管的源極基礎擴散層和第二導電型晶體管的漏極偏置擴散層通過將雜質擴散到第一襯底中而形成時，雜質的擴散會在嵌入氧化膜的位置上停止。因此，這些擴散層會穩(wěn)定地形成恒定的形狀。
按照本發(fā)明還提供一種制造CMOS結構的半導體器件的方法，其具有由第一導電型的第一和第二襯底組成的SOI襯底，其間由設置的嵌入氧化膜而相互整體地連接在一起，MOS結構的第一偏置晶體管，其為第一導電型并且設置在SOI襯底上，和MOS結構的第二偏置晶體管，其為第二導電型并且設置在SOI襯底上，該方法包括下列步驟將雜質擴散到第一襯底上的預定位置中，以便同時形成第一晶體管的第二導電型漏極基礎擴散層和第二晶體管的第二導電型漏極偏置擴散層，將雜質擴散到第一襯底上的預定位置中，以便同時形成源極擴散層和漏極偏置擴散層，其為第一晶體管的第一導電型和第二晶體管的第一導電型源極擴散層，同時形成折疊成第一晶體管的柵極氧化膜的場氧化膜和在第一襯底上表面上的第二晶體管的場氧化膜，在第一襯底的整個上表面上的場氧化膜上形成熱氧化膜和導電膜，將熱氧化膜和導電膜構圖以形成帶有熱氧化膜的第二晶體管的柵極氧化膜和帶有導電膜的第一和第二晶體管的柵電極，將雜質擴散到第一襯底上的預定位置中，以形成第一和第二晶體管的源極接觸擴散層和漏極接觸擴散層，在第一襯底的預定位置上形成溝槽，并用層疊的氧化膜填充溝槽，以使第一和第二晶體管相互隔離，和在第一襯底的預定位置上形成接觸孔，并將電極通過接觸孔而連接到接觸擴散層上。
因此，在第一晶體管中，與源極擴散層分離的專用源極基礎擴散層位于第一襯底上，并且與源極接觸擴散層相連的漏極基層位于第一襯底上。由于漏極基層以與漏極偏置擴散層相同的方式作用，因此第一晶體管具有穩(wěn)定的高擊穿電壓和低的通路電阻，與第二晶體管的情況一樣。
襯底的上表面或諸如此類在本說明書中所稱的意指表面形成有膜或層的襯底的表面或類似物，當半導體器件制造或使用時，實際上沒必要朝上取向。
上述制造方法進一步包括下列步驟將雜質由第一襯底的表面擴散到嵌入氧化膜的表面，由此形成第一晶體管的第二導電型源極基礎擴散層和第二晶體管的第二導電層漏極偏置擴散層。
由此，可以將通過使雜質擴散到第一襯底中而形成的第一晶體管的源極基礎擴散層和第二晶體管的漏極偏置擴散層穩(wěn)定地制成恒定形狀。
通過參照表示本發(fā)明實例的附圖的下列描述，將使本發(fā)明的上述和其他的目的、特征和優(yōu)點更為清楚。
附圖的簡要說明。
圖1是表示常用半導體器件的CMOS電路多層結構的局部垂直截面圖；圖2(a)和2(b)是表示制造圖1中所示CMOS電路過程的第一和第二步驟的局部垂直截面圖；圖3(a)和3(b)是表示制造圖1中所示CMOS電路過程的第三和第四步驟的局部垂直截面圖；圖4(a)和4(b)是表示制造圖1中所示CMOS電路過程的第五和第六步驟的局部垂直截面圖；圖5(a)和5(b)是表示制造圖1中所示CMOS電路過程的第七和第八步驟的局部垂直截面圖；圖6是表示按照本發(fā)明的半導體器件的CMOS電路多層結構的局部垂直截面圖；圖7(a)和7(b)是表示制造圖6所示CMOS電路過程的第一和第二步驟的局部垂直截面圖8(a)和8(b)是表示制造圖6所示CMOS電路過程的第三和第四步驟的局部垂直截面圖；圖9(a)和9(b)是表示制造圖6所示CMOS電路過程的第五和第六步驟的局部垂直截面圖；圖10(a)和10(b)是表示制造圖6所示CMOS電路過程的第七和第八步驟的局部垂直截面圖；和圖11是表示按照本發(fā)明的CMOS電路和常用CMOS電路的偏置長度與擊穿電壓之間關系的示意圖。
優(yōu)選實施例的詳細說明。
下面將參照圖6至11來描述按照本發(fā)明的半導體器件以及制造該半導體器件的方法。與圖1至5(b)中所示常用半導體器件相同的半導體器件的各部件由相同的參考標號表示，并且將不在下面加以詳細描述。
圖6是表示按照本發(fā)明半導體器件的CMOS電路多層結構的局部垂直截面圖，和圖7(a)至10(b)是表示制造圖6所示CMOS電路連續(xù)步驟的局部垂直截面圖。圖11是表示按照本發(fā)明的CMOS電路LDMOS(側雙擴散MOS)結構的P溝道第一晶體管和常用CMOS電路LMOS結構的P溝道第一晶體管的偏置長度與擊穿電壓之間關系的示意圖。
所示出的按照本發(fā)明的CMOS電路是為了便于理解其多層結構。雖然在淀積方向上各層與膜之間所示出的位置關系反映出實際結構，但是其各層與膜之間的尺寸關系不同于實際電路。
下面將描述按照本發(fā)明的半導體器件，假設各層以向上的方向連續(xù)地形成在SOI襯底上。為了便于理解借助于實例而使用該方向，該方向將不限制實際制造和使用半導體器件的任何方向。具有較高濃度的各層和膜用P+和N+表示，具有較低濃度的各層和膜用P-和N-表示。在圖6至10(b)以及其他附圖中，所示出的“P+”,“N+”,“P-”,“N-”分別意指“P+”,“N+”,“P-”,“N-”。
如圖6所示，CMOS電路100具有單一P型SOI襯底2，其P型為第一導電型。在SOI襯底2上，設置有第一導電型的P溝道第一晶體管101和第二導電型N溝道第二晶體管102。第一和第二晶體管101,102的每個均為偏置結構。然而，不象圖1所示的常用的CMOS電路1那樣，第二晶體管102為LMOS結構，并且第一晶體管101為LDMOS結構。
SOI襯底2包括第一和第二襯底5,6，其每個均為P-型的第一導電型。第一和第二襯底5,6通過嵌入的氧化膜7而相互整體地連接起來。第一和第二晶體管101,102只設置在第一襯底5上，其位于嵌入的氧化膜7的上面。第一和第二晶體管101,102通過溝槽8和層疊的氧化膜9而相互隔離。
P溝道第一晶體管101包括源極111，位于源極111內部的柵極112，和位于其中央的漏極113。源極111具有N-型源極基礎擴散層114，其位于第一襯底5上。
第一晶體管3的源極111包括位于源極基礎擴散層114上的P型源極擴散層121，位于P型源極擴散層121上表面上的P+型源極接觸擴散層122，和位于P+型源極接觸擴散層122外部N-型源極基礎擴散層114上的N+型反柵極接觸擴散層123。源電極124位于接觸擴散層122,123上。
第一晶體管101的漏極113包括位于P-型第一襯底5上的漏極基層125，位于漏極基層125上的P型漏極偏置擴散層126，和位于漏極偏置擴散層126上表面上中央的P+型漏極接觸擴散層127。漏電極128位于P+型漏極接觸擴散層127的上表面上。
漏極偏置擴散層126和源極擴散層121由各接觸擴散層127,122向柵極112突起，并且折疊成柵極氧化膜的場氧化膜129位于漏極偏置擴散層126和源極偏置擴散層121偏置區(qū)域的上表面上。柵電極130位于場氧化膜129的上表面上，并且柵伸長電極131位于柵電極130的上表面上。
N溝道第二晶體管102以與P溝道第一晶體管101并列的關系而設置。N溝道第二晶體管102在結構上與圖1所示常用CMOS電路的N溝道第二晶體管4相同。與N溝道第二晶體管4相同的N溝道第二晶體管102的那些部件采用同樣的參考保護來表示，下面將不作詳細的描述。
在上述結構的CMOS電路中，P溝道第一晶體管101和N溝道第二晶體管102均為偏置結構。第二晶體管102為LMOS結構，而第一晶體管101為LDMOS結構。因此，第一晶體管101具有增加的擊穿電壓和降低的通路電阻。
下面將描述擊穿電壓增加和通路電阻減低的原因。如上所述，偏置型晶體管101,102的擊穿電壓可通過漏極偏置擴散層126,55和源極基(擴散)層50,114之間的連接狀態(tài)來決定。在CMOS電路100中，以P-型第一襯底5形式的漏極基層125可與漏極偏置擴散層126整體地連接起來，并且這兩層125,126可起著單一漏極偏置擴散層的作用。
由P-型第一襯底5組成的漏極基層125可連接于N-型源極基礎擴散層114上，其中擴散層114可通過將磷雜質等擴散到第一襯底5中而形成。因此，由于雜質只擴散一次而形成源極基礎擴散層114，所以第一晶體管101的基礎電壓是穩(wěn)定的。
第一晶體管101的擊穿電壓還可取決于漏極基層125和源極基礎擴散層114之間連接邊界的彎曲半徑。由于由層125,126組成的漏極偏置擴散層114與第二晶體管102的漏極偏置擴散層55一樣深，所以漏極基層125與源極基礎擴散層114之間連接邊界的彎曲半徑是大的，由此可穩(wěn)定第一晶體管101的擊穿電壓。
本發(fā)明人制造出常用CMOS電路1并按照本發(fā)明制造出CMOS電路100，并且測量了其第一晶體管3,101偏置長度和擊穿電壓之間的關系。如圖11所示，采用常用結構，擊穿電壓在約280V下達到飽和，即使在其中的偏置長度增加到18μm。而采用按照本發(fā)明的結構，如果擊穿電壓為約280V的話，則偏置長度約為13μm，而如果偏置長度增加到約16μm的話，則擊穿電壓為300V或更高。
由于CMOS電路100第一晶體管101的擊穿電壓因其結構而變高，所以第一晶體管101可減小尺寸并因此可降低其所占有的面積。因此，可減小CMOS電路100的芯片面積，并且可削減結構復雜并昂貴的SOI襯底2的材料量。
例如，采用常用CMOS電路1，第一晶體管3會占有CMOS電路整個面積的40％。而采用CMOS電路100，由第一晶體管101所占有的面積可以減小由常用CMOS電路1第一晶體管3所占有的面積，并因此可將第一晶體管101的整個面積減小大約20％。
進一步地，由于第一晶體管101具有漏極電流，其會流過象第二晶體管102漏極偏置擴散層55那么寬而深的漏極偏置擴散層，因此，第一晶體管101的通路電阻相對較低。例如，如果第一晶體管101的擊穿電壓與常用CMOS電路1的第一晶體管3一樣的話，那么第一晶體管101的通路電阻約為第一晶體管3通路電阻的一半。
總之，偏置結構的第一和第二晶體管101,102二者具有穩(wěn)定和高的擊穿電壓，占有相對小的面積，并且對于漏極電流具有小的通路電阻。還有，可將CMOS電路100用作高性能、小尺寸驅動電路，如用于等離子顯示屏。
采用CMOS電路100，由于同時形成的LDMOS結構的第一晶體管101的源極基礎擴散層114和第二晶體管102的漏極偏置擴散層50，所以不會使制造CMOS電路100過程的步驟數(shù)量大于制造常用CMOS電路1過程的步驟數(shù)量。
下面參照圖7(a)至10(b)來簡要描述制造CMOS電路100的過程。
如圖7(a)所示，P-型硅的第一和第二襯底5,6可通過以具有約2μm厚度的SIO2膜形式的嵌入氧化膜7而相互連接在一起。第一襯底5可磨成約5μm的厚度，由此制成單一的SOI襯底2。
然后，如圖7(b)所示，在第一襯底5的上表面上形成預定形狀的掩模141。將磷雜質由離子注入法通過掩模141的開孔而引入第一襯底5中。將組件加熱使引入的磷向下擴散到嵌入的氧化膜7的上表面上，由此同時形成第一晶體管101的N-型源極基礎擴散層114和第二晶體管102的漏極偏置擴散層55。
然后，如圖8(a)所示，在除去掩模141以后，形成另一形狀的掩模142。然后將硼雜質由離子注入法通過掩模141的開孔而引入第一襯底5。將組件加熱使引入的硼由第一襯底5的表面擴散到1-2μm范圍的深度，由此同時形成第一晶體管101的P型源極擴散層121和漏極偏置擴散層126以及第二晶體管102的源極屏蔽擴散層51。此后，如圖8(b)所示，除去掩模142，然后通過LOCOS將場氧化膜129,58形成0.5-1.0μm范圍的厚度。
在按照CVD法所形成現(xiàn)有整個表面上形成熱氧化膜和多晶硅膜，并且擴散磷雜質以使多晶硅膜導電。如圖9(a)所示，然后將導電的多晶硅膜和熱氧化膜同時構圖，由此形成具有熱氧化膜的第二晶體管102的柵極氧化膜59和具有導電多晶硅膜的第一和第二晶體管101,102的柵電極130,60。
然后形成預定形狀(未示出)的掩模，并且將磷和硼引入各個區(qū)域中，由此形成第一和第二晶體管101,102的接觸擴散層122,123,127,52,53,56，如圖9(b)所示。
然后，如圖10(a)所示，具有100nm厚度的氧化膜可通過CVD法形成，并且可構圖成掩模143。此后，在第一和第二晶體管101,102周圍由腐蝕掉掩模143的硅而形成溝槽8。如圖10(b)所示，將層疊的氧化膜9淀積到1-2μm范圍的厚度，以便填滿溝槽8，由此使第一和第二晶體管101,102相互隔開。
此后，如圖6所示，在層疊氧化膜9的各個區(qū)域上確定各接觸孔，并且通過濺射鋁等而形成0.5-2.0μm范圍厚度的第一和第二晶體管101,102的電極124,128,131,54,57,61。采用該方法，可獲得CMOS電路100。
按照本發(fā)明的CMOS電路100第一晶體管101的源極基礎擴散層114和漏極基層125在結構上大于常用CMOS電路1的第一晶體管3。
按照制造CMOS電路100的方法，形成第二晶體管102的漏極偏置擴散層55和源極基層50的同時可形成第一晶體管101的源極基礎擴散層114和漏極基層125。因此，無需附加步驟便可形成源極基礎擴散層114和漏極基層125，由此不會降低CMOS電路100的生產率。
在所示實施例中，LMOS結構的P溝道第一晶體管101和LDMOS結構的N溝道第二晶體管102是形成在P型SOI襯底2上。然而，LDMOS結構的N溝道第一晶體管和LMOS結構的P型第二晶體管可形成在N型襯底上。
當在所示實施例中第一襯底5具有5μm厚度并且嵌入氧化層7具有2μm厚度時，它們可設定為不同的厚度。當?shù)谝灰r底5和嵌入的氧化層7的厚度增加時，晶體管101,102的擊穿電壓會增加。然而，如果第一襯底5的厚度增加的話，那么將難以形成并填充溝槽8，而如果嵌入氧化層7的厚度增加的話，SOI襯底2會增大翹曲，使其難以增加電路集成的水平。
因此，就所需性能水平和器件要求來說，最好是適當?shù)卦O定第一襯底5和嵌入氧化層7的厚度。實際上，最好是第一襯底5的厚度處于3-10μm的范圍，而嵌入氧化層7的厚度處于1-3μm的范圍。
柵極氧化膜59和折疊成柵極氧化膜的場氧化膜129的厚度應最好是有所增加，以便增加第一和第二晶體管101,102的擊穿電壓。然而，這些氧化膜59，129在其具有所需厚度的情況下應最好是不要太厚。
如果溝槽8較窄的話，電路面積會較小，并且溝槽8很容易用層疊的氧化膜9來填充。溝槽8的大小取決于腐蝕技術，按照腐蝕技術的現(xiàn)有水平，每個溝槽8具有的尺寸比(深度比寬度)=5∶1。
由介電強度的觀點來說，層疊氧化膜9可較厚。然而，層疊氧化膜9最好具有適當?shù)暮穸?，以允許在其上較容易確定接觸孔。為了使層疊的氧化膜9盡可能地平整，其最好是通過淀積若干次絕緣材料，在其進行深腐蝕的同時淀積絕緣材料，或同時淀積所有絕緣材料然后磨平淀積的絕緣材料。
當電極124,128,131,54,57,61由金屬制成時，如果接觸孔較小的話，那么接觸孔會首先通過濺射由鎢而填充，然后由鋁制成電極。較厚的金屬電極124,128,131,54,57,61容量較大，并且便于使較大的電流通過。然而，由微觀結構處理的觀點來說，電極的厚度應設定為適當?shù)臄?shù)值。
按照本發(fā)明的半導體器件可提供下列優(yōu)點按照本發(fā)明的第一方面，可提供一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其是通過其間嵌入的氧化膜而相互整體地連接在一起，和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，晶體管可設置在SOI襯底上并且相互隔離，第二導電型的晶體管為LMOS結構，第一導電型的晶體管為LDMOS結構。由此，第一導電型的晶體管就象第二導電型晶體管一樣具有穩(wěn)定而且高的擊穿電壓和低的通路電阻，并且占有的面積減少。因此，半導體器件具有尺寸小、制造便宜，和性能水平高的特點。
按照本發(fā)明第二方面，第二導電型晶體管包括由第一襯底組成的第一導電型的源極基層，位于源極基層上的第二導電型的源極接觸擴散層，位于源極接觸擴散層和源極基層端部上的柵極氧化膜，和位于第一襯底上并在柵極氧化膜的下面延伸的第二導電型的漏極偏置擴散層，而第一導電型晶體管包括位于第一襯底上的第二導電型的源極基礎擴散層，位于源極基礎擴散層上的第一導電型的源極擴散層，與源極擴散層電連接的源電極，位于源極擴散層和源極基礎擴散層端部上并折疊成柵極氧化膜的場氧化膜，位于場氧化膜上的柵電極，由第一襯底組成的第一導電型的漏極基層，位于漏極基層上并在場氧化膜下面延伸的第一導電型的漏極偏置擴散層，和與漏極偏置擴散層電連接的漏電極。由此，第一導電型晶體管與第二導電型晶體管一樣具有穩(wěn)定而高的擊穿電壓和低的通路電阻，并且占有面積減少。因此，半導體器件具有尺寸小、制造便宜，和性能水平高的特點。
按照本發(fā)明第三方面，第二導電型晶體管包括由第一襯底組成的第一導電型的源極基層，位于源極基層上的第二導電型的源極接觸擴散層，與源極接觸擴散層電連接的源電極，位于源極接觸擴散層和源極基層端部上的柵極氧化膜，位于柵極氧化膜上的柵電極，位于第一襯底上并在柵極氧化膜下面延伸的漏極偏置擴散層，和與漏極偏置電連接的漏電極，而第一導電型晶體管包括位于第一襯底上的第二導電型的源極基礎擴散層，位于源極基礎擴散層上的第一導電型的源極擴散層，與源極擴散層電連接的源電極，位于源極擴散層和源極基礎擴散層端部上并折疊成柵極氧化膜的場氧化膜，位于場氧化膜上的柵電極，由第一襯底組成的第一導電型的漏極基層，位于漏極基層上并在場氧化膜下面延伸的第一導電型的漏極偏置擴散層，和與漏極偏置擴散層電連接的漏電極。由此，第一導電型晶體管與第二導電型晶體管一樣具有穩(wěn)定而高的擊穿電壓和低的通路電阻，并且占有的面積減少。因此，半導體器件具有尺寸小、制造便宜，和性能水平高的特點。
按照本發(fā)明的第四方面，提供一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其中在其間是通過嵌入的氧化膜而相互整體地連接在一起的，和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，其晶體管設置在SOI襯底上并且相互隔離，第二導電型晶體管包括由第一襯底組成的第一導電型的源極基層，位于源極基層上的第一導電型的源極屏蔽擴散層，位于源極屏蔽擴散層上的第二導電型的源極接觸擴散層，位于與源極接觸擴散層相鄰的源極屏蔽擴散層上的第一導電型的反柵極接觸擴散層，位于反柵極接觸擴散層和源極接觸擴散層上的源電極，位于源極接觸擴散層和源極基層端部上的柵極氧化膜，位于柵極氧化膜上的柵電極，位于柵電極上的柵延伸電極，位于第一襯底上并在柵極氧化膜下面延伸的第二導電型的漏極偏置擴散層，位于漏極偏置擴散層上的第二導電型的漏極接觸擴散層，和位于漏極接觸擴散層上的漏電極，而第一導電型晶體管包括位于第一襯底上的第二導電型的源極基礎擴散層，位于源極基礎擴散層上的第一導電型的源極擴散層，位于源極擴散層上的第一導電型的源極接觸擴散層，位于與源極接觸擴散層相鄰的源極基礎擴散層上的第二導電型的反柵極接觸擴散層，位于源極接觸擴散層和反柵極接觸擴散層上的源電極，位于源極擴散層和源極基礎擴散層端部上并折疊成柵極氧化膜的場氧化膜，位于場氧化膜上的柵電極，位于柵電極上的柵延伸電極，由第一襯底組成的第一導電型的漏極基層，位于漏極基層上并在場氧化膜下面延伸的第一導電型的漏極偏置擴散層，位于漏極偏置擴散層上的第一導電型的漏極接觸擴散層，和位于漏極接觸擴散層上的漏電極。由此，第一導電型晶體管與第二導電型晶體管一樣具有穩(wěn)定而高的擊穿電壓和低的通路電阻，并且占有面積減少。因此，半導體器件具有尺寸小、制造便宜，和性能水平高的特點。
按照本發(fā)明第五方面，在按照第二方面的半導體器件中，第一導電型晶體管的源極基礎擴散層和第二導電型晶體管的漏極偏置擴散層由第一襯底的表面延伸到嵌入的氧化膜表面。由此，在制造半導體器件的過程中，當?shù)谝粚щ娦途w管的源極基礎擴散層和第二導電型晶體管的漏極偏置擴散層是通過將雜質擴散到第一襯底中而制成時，雜質的擴散在嵌入氧化膜的位置上停止。這些擴散層可穩(wěn)定地制成恒定的形狀，并且半導體器件具有穩(wěn)定的性能水平。
按照本發(fā)明的第六方面，在按照第三方面的半導體器件中，第一導電型晶體管的源極基礎擴散層和第二導電型晶體管的漏極偏置擴散層可由第一襯底的表面延伸到嵌入的氧化膜的表面。由此，在制造半導體器件的過程中，當?shù)谝粚щ娦途w管的源極基礎擴散層和第二導電型晶體管的漏極偏置擴散層是通過將雜質擴散到第一襯底中而制成時，雜質的擴散在嵌入氧化膜的位置上停止。因此，這些擴散層可穩(wěn)定地制成恒定形狀，并且半導體器件具有穩(wěn)定的性能水平。
按照本發(fā)明的第七方面，在按照第四方面的半導體器件中，第一導電型的源極基礎擴散層和第二導電型晶體管的漏極偏置擴散層可由第一襯底的表面延伸到嵌入的氧化膜的表面。由此在制造半導體器件的過程中，當?shù)谝粚щ娦偷脑礃O基礎擴散層和第二導電型晶體管的漏極偏置擴散層是通過將雜質擴散到第一襯底中時，雜質的擴散在嵌入氧化膜的位置上停止。因此，這些擴散層可穩(wěn)定地形成恒定的形狀，并且半導體器件具有穩(wěn)定的性能水平。
按照本發(fā)明的第八方面，還提供一種制造CMOS結構的半導體器件，其具有由第一導電型的第一和第二襯底組成的SOI襯底，其是通過其間嵌入的氧化膜而相互整體地連接在一起，MOS結構的第一偏置晶體管，其為第一導電型并位于SOI襯底上，和MOS結構的第二偏置晶體管，其為第二導電型并位于SOI襯底上，該方法包括下列步驟將雜質擴散到第一襯底的預定位置中，以同時形成第一晶體管的第二導電型的源極基礎擴散層和第二晶體管的第二導電型的漏極偏置擴散層，將雜質擴散到第一襯底的預定位置中，以同時形成源極擴散層和漏極偏置擴散層，其為第一晶體管的第一導電型和第二晶體管的第一導電型的源極擴散層，同時在第一襯底的上表面上形成折疊成第一晶體管柵極氧化膜的場氧化膜和第二晶體管的場氧化膜，在第一襯底的整個表面上的場氧化膜上形成熱氧化膜和導電膜，將熱氧化膜和導電膜進行構圖，以形成具有熱氧化膜的第二晶體管的柵極氧化膜和具有導電膜的第一和第二晶體管的柵電極，將雜質擴散到第一襯底的預定位置中，以形成第一和第二晶體管的源極接觸擴散層和漏極接觸擴散層，在第一襯底的預定位置上形成溝槽并用層疊的氧化膜填充溝槽以使第一和第二晶體管相互隔離，和在第一襯底的預定位置上形成接觸孔并將電極通過接觸孔連接于接觸擴散層上。
因此，在第一晶體管中，第一晶體管具有穩(wěn)定而高的擊穿電壓和低的通路電阻，并且占有面積減少。因此，半導體器件具有尺寸小、制造便宜，和性能水平高的特點。因為第一晶體管的漏極基層和源極基礎擴散層是與第二晶體管的漏極基層和源極基層同時形成，所以半導體器件可以以良好的生產率而制成。
按照本發(fā)明的第九方面，按照第八方面的方法進一步包括下列步驟將雜質由第一襯底的表面擴散到嵌入氧化膜的表面上，由此形成第一晶體管的第二導電型的源極基礎擴散層和第二晶體管的第二導電型的漏極偏置擴散層。
由此，通過將雜質擴散到第一襯底中而形成的第一晶體管的源極基礎擴散層和第二晶體管的漏極偏置擴散層可穩(wěn)定地形成恒定的形狀。因此可以制造具有穩(wěn)定性能水平的半導體器件。
在使用特定術語描述了本發(fā)明的優(yōu)選實施例的同時，其描述僅僅是用以說明的目的，可以理解，可對其進行各種變形和變化，而其均不會脫離下列權利要求所限定的精神和范圍。
權利要求
1.一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其中其間是通過嵌入的氧化膜而相互整體地連接在一起；和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，所述晶體管設置在所述SOI襯底上并且相互隔離；所述第二導電型的晶體管為LMOS結構；所述第一導電型的晶體管為LCMOS結構。
2.一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其中其間是通過嵌入的氧化膜而相互整體地連接在一起；和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，所述晶體管設置在所述SOI襯底上并且相互隔離；所述第二導電型的晶體管為LMOS結構，其包括由所述第一襯底組成的第一導電型的源極基層；位于所述源極基層上的第二導電型的源極接觸擴散層；位于所述源極接觸擴散層和所述源極基層端部上的柵極氧化膜；和設置在所述第一襯底上并在所述柵極氧化膜下面延伸的第二導電型的漏極偏置擴散層；所述第一導電型的晶體管包括設置在所述第一襯底上的第二導電型的源極基礎擴散層；位于所述源極基礎擴散層上的第一導電型的源極擴散層；與所述源極擴散層電連接的源電極；位于所述源極擴散層和所述源極基礎擴散層端部上并折疊成柵極氧化膜的場氧化膜；位于所述場氧化膜上的柵電極；由所述第一襯底組成的第一導電型的漏極基層；位于所述漏極基層上并在所述場氧化膜下面延伸的第一導電型的漏極偏置擴散層；和與所述漏極偏置擴散層電連接的漏電極。
3.一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其中其間是通過嵌入的氧化膜而相互整體地連接在一起；和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，所述晶體管設置在所述SOI襯底上并且相互隔離；第二導電型的所述晶體管包括由所述第一襯底組成的第一導電型的源極基層；位于所述源極基層上的第二導電型的源極接觸擴散層；與所述源極接觸擴散層電連接的源電極；位于所述源極接觸擴散層和所述源極基層端部上的柵極氧化膜；位于所述柵極氧化膜上的柵電極；設置在所述第一襯底上并在所述柵極氧化膜下面延伸的第二導電型的漏極偏置擴散層；和與所述漏極偏置擴散層電連接的漏電極；第一導電型的所述晶體管包括設置在所述第一襯底上的第二導電型的源極基礎擴散層；位于所述源極基礎擴散層上的第一導電型的源極擴散層；與所述源極擴散層電連接的源電極；位于所述源極擴散層和所述源極基礎擴散層端部上并折疊成柵極氧化膜的場氧化膜；位于所述場氧化膜上的柵電極；由所述第一襯底組成的第一導電型的漏極基層；位于所述漏極基層上并在所述場氧化膜下面延伸的第一導電型的漏極偏置擴散層；和與所述漏極偏置擴散層電連接的漏電極。
4.一種CMOS結構的半導體器件，其包括由第一導電型的第一和第二襯底組成的SOI襯底，其中其間是通過嵌入的氧化膜而相互整體地連接在一起；和一對MOS結構的偏置晶體管，其分別為第一和第二導電型，所述晶體管設置在所述SOI襯底上并且相互隔離；所述第二導電型晶體管包括由所述第一襯底組成的第一導電型的源極基層；位于所述源極基層上的第一導電型的源極屏蔽擴散層；位于所述源極屏蔽擴散層上的第二導電型的源極接觸擴散層；位于與所述源極接觸擴散層相鄰的所述源極屏蔽擴散層上的第一導電型反柵極接觸擴散層；位于所述反柵極接觸擴散層和所述源極接觸擴散層上的源電極；位于所述源極接觸擴散層和所述源極基端部上的柵極氧化膜；位于所述柵極氧化膜上的柵電極；位于柵電極上的柵極延伸電極；設置在所述第一襯底上并在所述柵極氧化膜下面延伸的第二導電型的漏極偏置擴散層；位于所述漏極偏置擴散層上的第二導電型的漏極接觸擴散層；和位于所述漏極接觸擴散層上的漏電極；所述第一導電型晶體管包括設置在所述第一襯底上的第二導電型的源極基礎擴散層；位于所述源極基礎擴散層上的第一導電型的源極擴散層；位于所述源極擴散層上的第一導電型的源極接觸擴散層；位于與所述源極接觸擴散層相鄰的所述源極基礎擴散層上的第二導電型的反柵極接觸擴散層；位于所述源極接觸擴散層和所述反柵極接觸擴散層上的源電極；位于所述源極擴散層和所述源極基礎擴散層端部上并折疊成柵極氧化膜的場氧化膜；位于所述場氧化膜上的柵電極；位于所述柵電極上的柵極延伸電極；由所述第一襯底組成的第一導電型的漏極基層；位于所述漏極基層上并在所述場氧化膜下面延伸的第一導電型的漏極偏置擴散層位于所述漏極偏置擴散層上的第一導電型的漏極接觸擴散層；和位于所述漏極接觸擴散層上的漏電極。
5.按照權利要求2的半導體器件，其中第一導電型的所述晶體管的所述源極基礎擴散層和第二導電型的所述晶體管的所述漏極偏置擴散層由所述第一襯底的表面延伸到所述嵌入氧化膜的表面上。
6.按照權利要求3的半導體器件，其中第一導電型的所述晶體管的所述源極基礎擴散層和第二導電型的所述晶體管的所述漏極偏置擴散層由所述第一襯底的表面延伸到所述嵌入氧化膜的表面上。
7.按照權利要求4的半導體器件，其中第一導電型的所述晶體管的所述源極基礎擴散層和第二導電型的所述晶體管的所述漏極偏置擴散層由所述第一襯底的表面延伸到所述嵌入氧化膜的表面上。
8.一種制造CMOS結構的半導體器件的方法，其中所述結構具有由第一導電型的第一和第二襯底組成的SOI襯底，其中在其間通過嵌入的氧化膜而相互整體地連接在一起，MOS結構的第一偏置晶體管，其為第一導電型并設置在所述SOI襯底上，和MOS結構的第二偏置晶體管，其為第二導電型并設置在所述SOI遲到上，所述方法包括下列步驟將雜質擴散到所述第一襯底的預定位置中，以便同時形成所述第一晶體管的第二導電型的源極基礎擴散層和所述第二晶體管的第二導電型的漏極偏置擴散層；將雜質擴散到所述第一襯底的預定位置中，以便同時形成源極擴散層和漏極偏置擴散層，其為所述第一晶體管的第一導電型，和所述第二晶體管的第一導電型的源極擴散層；同時形成折疊成所述第一晶體管的柵極氧化膜的場氧化膜和在所述第一襯底的上表面上的所述第二晶體管的場氧化膜；在所述第一襯底的整個表面上的場氧化膜上形成熱氧化膜和導電氧化膜，將熱氧化膜和導電氧化膜構圖，以形成具有熱氧化膜的所述第二晶體管的柵極氧化膜和具有所述導電氧化膜的所述第一和第二晶體管的柵電極；將雜質擴散到所述第一襯底的預定中，以便形成所述第一和第二晶體管的源極接觸擴散層和漏極接觸擴散層；在所述第一襯底的預定位置上形成溝槽，并用層疊氧化膜來填充溝槽，使所述第一和第二晶體管相互隔離；和在所述層疊氧化膜的預定位置上形成接觸孔，并通過接觸孔將電極連接到接觸擴散層上。
9.按照權利要求8的方法，其進一步包括下列步驟將雜質由所述第一襯底的表面擴散到所述嵌入氧化膜的表面，由此形成所述第一晶體管的第二導電型的源極基礎擴散層和所述第二晶體管的第二導電型的漏極偏置擴散層。
全文摘要
一種第二導電型的晶體管為LMOS結構,和第一導電型的晶體管為LDMOS結構。第一導電型的晶體管具有漏極基層,其以與漏極偏置擴散層相同的方式作用,并且形成在與源極基礎擴散層分離的襯底上。第一導電型的晶體管與第二導電型晶體管同樣地具有穩(wěn)定而高的擊穿電壓和低的通路電阻。
文檔編號H01L21/8238GK1215926SQ9812455
公開日1999年5月5日 申請日期1998年10月28日 優(yōu)先權日1997年10月28日
發(fā)明者小林研也 申請人:日本電氣株式會社