專(zhuān)利名稱(chēng)：非易失p溝道金屬氧化物半導(dǎo)體二晶體管存儲(chǔ)單元和陣列的制作方法
概括地說(shuō)，本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，具體地說(shuō)，涉及非易失閃爍存儲(chǔ)單元和有關(guān)的陣列結(jié)構(gòu)。
半導(dǎo)體工業(yè)的新進(jìn)展帶動(dòng)了PMOS浮柵(FG)存儲(chǔ)單元的發(fā)展，如在此作為參考文獻(xiàn)編入的由T.Ohnakado等在IEEE InternationalElectron Devices Meeting Technical Digest,1995,pp.279-282標(biāo)題為“將帶間隧穿誘生熱電子(BBHE)用于有P溝道單元的閃爍存儲(chǔ)器的新型電子注入方法”的論文中所披露的存儲(chǔ)單元。屬于上述論文中所披露類(lèi)型的PMOS FG單元10示于

圖1中。單元10形成在p-襯底14的n-阱區(qū)12中。p+源16和p+漏18形成在n-阱區(qū)12中。n導(dǎo)電類(lèi)型的摻雜物如磷離子被注入到溝道區(qū)20中，從而制成增強(qiáng)型器件。隧道氧化層24使n導(dǎo)電類(lèi)型的多晶硅浮柵22與n-阱區(qū)12絕緣。隧道氧化層24最好約為110厚。絕緣層28使控制柵26與浮柵22絕緣。
通過(guò)向控制柵26施加約10伏，向p+漏18施加約-6伏，浮置p+源16和使n-阱區(qū)12接地，對(duì)單元10進(jìn)行編程。在這些偏置條件下，由帶間隧穿(BTBT)誘生的熱電子被注入到浮柵22中。在浮柵22上所獲得的電荷的累積使單元10的閾值電壓VT增大到約-2.5伏。這樣，在被編程時(shí)，單元10象增強(qiáng)型器件那樣工作。
通過(guò)向控制柵26施加約-10伏，浮置p+漏18，向p+源16和n-阱區(qū)12施加約10伏，對(duì)單元10進(jìn)行擦除。在這些偏置條件下，福勒-諾德海姆(FN)隧穿使電子從浮柵22射出，由此使單元10的閾值電壓VT回到約-4.2伏。
通過(guò)分別向控制柵26和p+漏18施加約-3.3伏和約-1伏，與此同時(shí)使ｐ+源16和n-阱區(qū)12接地，對(duì)單元10進(jìn)行讀出。在這些偏置條件下，如果是處于已被編程的狀態(tài)下，單元10就傳導(dǎo)溝道電流。
單元10在隔離的狀態(tài)下和作為陣列結(jié)構(gòu)的一部分的狀態(tài)下的工作是標(biāo)題為“非易失半導(dǎo)體存儲(chǔ)器件”的日本特許公開(kāi)No.9-8153的主題，該文件于1997年1月10日公開(kāi)并被轉(zhuǎn)讓給Mitsubishi Electric Coproration(Mitsubishi)。因此，下面將單元10稱(chēng)為Mitsubishi單元10。
在上述引用的文獻(xiàn)中，作者指出，單元10所實(shí)現(xiàn)的主要優(yōu)點(diǎn)之一是其高可量測(cè)性(scalability)，作者說(shuō)明這一特性與常規(guī)PMOS晶體管大致相同。此外，作者還指出，與FN隧穿的編程速度相比，BTBT誘生熱電子注入編程允許更高的編程速度。該論文提供，以柵電流與漏電流之比(IG/ID)測(cè)量的BTBT誘生熱電子注入的最大編程效率比由FN隧道效應(yīng)實(shí)現(xiàn)的最大編程效率大一個(gè)到兩個(gè)數(shù)量級(jí)之間。單元10具有約為50μs的最大編程速度。
日本特許公開(kāi)No.9-8153披露了一種NOR陣列結(jié)構(gòu)，該結(jié)構(gòu)具有多個(gè)上述論文中所披露的類(lèi)型的存儲(chǔ)單元，即Mitsubishi單元10(圖1)。日本特許公開(kāi)No.9-8153中所披露類(lèi)型的NOR陣列30示于圖2，它包括十六個(gè)Mitsubishi單元10。位于陣列30的同一行中的單元10的控制柵26連接到字線(xiàn)WL上。在同一列中的單元10的p+漏18連接到位線(xiàn)BL上。在同一行中的單元10的p+源16連接到公共源線(xiàn)CS上。
注意，NOR陣列30中的存儲(chǔ)單元只由Mitsubishi FG單元10構(gòu)成。這種類(lèi)型的陣列通常被稱(chēng)為1T單元陣列，其中1T單元被定義為只包括一個(gè)晶體管的存儲(chǔ)單元。由于諸如例如NOR陣列30的單元10這樣的1T單元不包括選擇晶體管，因此得以使其單元面積最小。這樣，當(dāng)象在陣列30中那樣被用作1T存儲(chǔ)單元時(shí)，高度可量測(cè)的(Scalable)Mitsubishi單元10可以有最大的單元密度。
在日本特許公開(kāi)No9-8153的其它實(shí)施例中，陣列30的每個(gè)位線(xiàn)BL被沿著頁(yè)界分開(kāi)，其中每個(gè)位線(xiàn)段經(jīng)由選擇晶體管連接到總位線(xiàn)上。所獲得的陣列結(jié)構(gòu)因此具有分段或分開(kāi)的位線(xiàn)，通常被稱(chēng)為DINOR(位線(xiàn)分開(kāi)NOR)單元陣列，并且是于1996年9月10日被授予Ajika等人并被轉(zhuǎn)讓給Mitsubishi的U.S.專(zhuān)利No.5554867的主題。在該專(zhuān)利中，Ajjika等人指出，DINOR陣列結(jié)構(gòu)的主要優(yōu)點(diǎn)是進(jìn)一步減小單元面積。因此，在DINOR單元結(jié)構(gòu)中將FG晶體管10用作1T存儲(chǔ)單元可以有更大的單元密度。
雖然在許多方面優(yōu)于其它存儲(chǔ)單元，但Mitsubishi單元10在編程和讀出期間易受BTBT干擾。例如，當(dāng)對(duì)陣列30的單元10(0,0)進(jìn)行編程時(shí)，所選位線(xiàn)BL0被保持在約-6伏，所選字線(xiàn)WL0被施加約8伏的脈沖，而未被選擇的字線(xiàn)WL1-WL3接地。公共源線(xiàn)CS浮置。如上所述，這些偏置條件有助于通過(guò)BTBT誘生熱電子注入對(duì)所選單元10(0,0)進(jìn)行編程。但是，在所選單元10(0,0)的編程期間，與所選單元處于同一列的未被選擇的單元10，即單元10(1,0),10(2,0)和10(3,0)的各漏18直接耦合到所選位線(xiàn)BL0上，因而具有約-6伏的電壓。
這樣，在這些未被選擇的單元10的每一個(gè)內(nèi)，在p+漏18和n-阱區(qū)12之間所獲得的約-6伏的電壓差足以使電子從p+漏18通過(guò)BTBT向n-阱區(qū)12加速。由于未被選擇的單元10(1,0),10(2,0)和10(3,0)的各控制柵26是接地的，因此在這些未被選擇的單元10的每一個(gè)內(nèi)，約-1伏從p+漏18被耦合到浮柵22上(假設(shè)一般漏-浮柵耦合為15-20％)。在這些未被選擇的單元10的各p+漏18和浮柵22之間的這一電壓差足以通過(guò)BTBT向單元10的各浮柵22注入熱電子。因此，當(dāng)對(duì)所選單元10(0,0)進(jìn)行編程時(shí)，在未被選擇的單元10(1,0),10(2,0)和10(3,0)內(nèi)產(chǎn)生的這兩個(gè)上述電場(chǎng)通過(guò)BTBT誘生熱電子注入造成不期望的對(duì)這些未被選擇的單元10的編程。這種BTBT干擾使數(shù)據(jù)完整性受到損害。
這里披露一種克服了上述技術(shù)中的問(wèn)題的新穎的單元和陣列結(jié)構(gòu)。根據(jù)本發(fā)明，披露一種非易失存儲(chǔ)陣列，它包括多個(gè)PMOS二晶體管(2T)存儲(chǔ)單元。每個(gè)2T單元包括一個(gè)PMOS浮柵晶體管和一個(gè)PMOS選擇晶體管，并且被連接在一條位線(xiàn)和公共源線(xiàn)之間。同一行中每個(gè)2T單元的選擇柵和控制柵分別被連接到字線(xiàn)和控制柵線(xiàn)上。利用FN隧穿和BTBT誘生熱電子注入對(duì)陣列的2T單元進(jìn)行編程，并利用FN隧穿對(duì)2T單元進(jìn)行擦除。
在一些實(shí)施例中，陣列被分成組(sector)，每組由n-阱區(qū)限定，并包括預(yù)定數(shù)量的2T單元的行和列。在這些實(shí)施例中，將一組中每個(gè)2T單元的源耦合到該組的公共源線(xiàn)上。在其它實(shí)施例中，沿組的邊界將陣列的位線(xiàn)分段以便降低位線(xiàn)電容。
圖1是現(xiàn)有技術(shù)PMOS浮柵晶體管的示意圖；圖2是包含圖1中所示類(lèi)型的浮柵晶體管的現(xiàn)有技術(shù)1T NOR陣列結(jié)構(gòu)的示意圖；圖3是根據(jù)本發(fā)明的PMOS 2T存儲(chǔ)單元的剖視圖；圖4是根據(jù)本發(fā)明一個(gè)實(shí)施例的2T單元陣列的示意圖；圖5是說(shuō)明圖1的現(xiàn)有技術(shù)1T單元的編程和擦除閾值電壓VT分布(虛線(xiàn))，和本發(fā)明2T單元的編程和擦除閾值電壓VT分布的曲線(xiàn)圖(實(shí)線(xiàn))；以及圖6是根據(jù)本發(fā)明另一實(shí)施例的2T單元陣列的示意圖，在該2T單元陣列中陣列的位線(xiàn)被沿著組邊界分段。
在各附圖中同樣的部件被標(biāo)以相同的標(biāo)號(hào)。
圖3說(shuō)明了根據(jù)本發(fā)明的PMOS二晶體管(2T)存儲(chǔ)單元40。2T單元40包括形成在p-襯底44的n-阱區(qū)42中的PMOS浮柵(FG)晶體管40a和PMOS選擇晶體管40b。第一p+擴(kuò)散46用作FG晶體管40a的源46。第二p+擴(kuò)散48用作FG晶體管40a的漏和選擇晶體管40b的源。第三p+擴(kuò)散50用作選擇晶體管40b的漏。溝道區(qū)52在FG晶體管40a的p+源46和p+漏48之間的n-阱區(qū)42內(nèi)延伸。薄的隧道氧化層56使多晶硅浮柵54與n-阱區(qū)42絕緣。注意，在編程時(shí)FG晶體管40a是耗盡型器件，即在浮柵54帶負(fù)電時(shí)形成有溝道區(qū)52。厚度在約180和350之間的絕緣層60使控制柵58與浮柵54絕緣。流過(guò)選擇晶體管40b的電流受選擇柵62上施加的電壓的控制，該選擇柵62可以摻雜有n或p導(dǎo)電類(lèi)型的摻雜物。
最好，隧道氧化層56具有介于約80和130之間的厚度，并在溝道52的整個(gè)長(zhǎng)度和FG晶體管40a的p+源46和p+漏48二者的部分上延伸。但是應(yīng)理解，在其它實(shí)施例中，隧道氧化層56可以是可變的其它長(zhǎng)度。
在優(yōu)選實(shí)施例中，在使用0.55微米技術(shù)制造2T單元40的情況下，F(xiàn)G晶體管40a具有分別為約0.7μm和0.65μm的溝道寬度和長(zhǎng)度，并且溝道52具有介于約3E16-1E17離子/cm2的n型摻雜物濃度。FG晶體管40a的隧道氧化層56為約100。n-阱區(qū)42具有約800Ω/sq的電阻率。選擇晶體管40b具有分別為約0.7μm和0.6μm的溝道寬度和長(zhǎng)度。為將選擇晶體管40b的閾值電壓VT調(diào)節(jié)到約-0.7伏，將諸如例如硼離子這樣的p導(dǎo)電類(lèi)型摻雜物注入到n-阱區(qū)42在選擇柵62下面的表面部分中。
2T單元40的FG晶體管部分40a在處于固有(擦除)狀態(tài)時(shí)具有負(fù)的閾值電壓VT，而在編程后具有正的閾值電壓VT。為方便起見(jiàn)，下面將單元40的FG晶體管部分40a的閾值電壓VT稱(chēng)為單元40的閾值電壓VT。在一個(gè)優(yōu)選實(shí)施中，單元40的固有VT介于約-1和-5伏之間，而單元的編程VT介于約1.5和4伏之間。
參看圖4，所示的本發(fā)明非易失存儲(chǔ)陣列70包括被分成兩個(gè)組S0和S1的多個(gè)2T單元40，其中每個(gè)組包括兩行2T單元40。最好，利用n-阱區(qū)42限定每個(gè)組。例如，第一組S0的2T單元40形成于第一n-阱區(qū)42(0)中，而第二組S1的2T單元40形成于第二n-阱區(qū)42(1)中。這樣，可將限定組S0和S1的各n-阱區(qū)42保持在不同的電位。所示的陣列70包括四列，如由各位線(xiàn)BL0-BL3所限定的。
應(yīng)注意下面參照陣列70來(lái)討論本實(shí)施例只是為了簡(jiǎn)單起見(jiàn)。實(shí)際的實(shí)施例可包括更多的組，其中每個(gè)組可包括更大數(shù)目的2T單元40的行和/或列。因此，不能把本實(shí)施例看作是局限于這里所討論的具體例子。
在陣列70的每個(gè)組內(nèi)，每個(gè)2T單元40串聯(lián)連接在組的公共源CS和陣列70的相關(guān)位線(xiàn)BL之間。例如，位于第一組S0的第一行和第一列中的2T單元40(0,0)包括PMOS選擇晶體管40b(0,0)和PMOS FG晶體管40a(0,0)。2T單元40(0,0)的p+漏50和選擇柵62分別連接到位線(xiàn)BL0和字線(xiàn)WL0上。控制柵58連接到控制柵線(xiàn)CG0上，而p+源46連接到公共源線(xiàn)CS0上。在優(yōu)選實(shí)施例中，一個(gè)組的公共源CS不耦合到限定該組的n-阱區(qū)上，由此可將2T單元40的各p+源46和n-阱區(qū)保持在不同的電壓。
盡管為簡(jiǎn)化起見(jiàn)未被示出，但陣列70還包括讀出放大器，行解碼器，列解碼器和其它合適的地址和解碼邏輯電路。在優(yōu)選實(shí)施例中，每個(gè)位線(xiàn)BL被耦合到相關(guān)讀出放大器上，其中在讀出操作期間，與所選位線(xiàn)相關(guān)的讀出放大器被啟動(dòng)，以便確定所選位線(xiàn)上的電壓，該位線(xiàn)本身又表明被選擇讀出的單元40的二進(jìn)制狀態(tài)。
編程操作參看圖3，在一些實(shí)施例中，通過(guò)在p+源46和p+漏48之間施加約-6伏的漏-源電壓VDS，同時(shí)向控制柵58施加從第一電位到第二電位斜變的編程電壓，來(lái)利用溝道熱電子(CHE)注入對(duì)2T單元40進(jìn)行編程。在這些偏置條件下，空穴穿過(guò)FG晶體管40a的溝道52向其p+漏48加速，在那里它們與p+漏48的耗盡區(qū)中的電子和晶格原子碰撞。由所造成的碰撞電離產(chǎn)生的熱電子被注入到其浮柵54中，并由此而使浮柵54帶負(fù)電。例如，可通過(guò)向p+源46和n-阱區(qū)42施加約8伏，將0-2伏耦合到p+漏48上，并且向控制柵58施加從約6伏到約10伏斜變的編程電壓，從而利用CHE注入來(lái)對(duì)FG晶體管40a進(jìn)行編程。注意，這些編程偏置電壓的電平是可改變的。這樣，例如如上所述，通過(guò)向p+源46和n-阱區(qū)42施加供電電壓VCC(約3伏)，將p+漏48保持在約-3伏，并使控制柵58從約0到5伏斜變，從而利用CHE注入來(lái)對(duì)FG晶體管40a進(jìn)行編程。
在其它實(shí)施例中，使用BTBT誘生熱電子注入對(duì)2T單元40進(jìn)行編程，而沒(méi)有用溝道電流。這可通過(guò)將其p+源46和n-阱區(qū)42保持在約8伏，將約0到2伏之間的電壓耦合到其p+漏48，并且向其控制柵58施加約12伏來(lái)實(shí)現(xiàn)?？缃釉趐+漏48和n-阱區(qū)42上的反向偏置，與經(jīng)控制柵58耦合到浮柵54上的正電壓結(jié)合，在p+漏48的耗盡區(qū)中產(chǎn)生足夠高的電場(chǎng)，從而產(chǎn)生注入到浮柵54中的高能電子，由此對(duì)2T單元40進(jìn)行編程。同樣，這些編程偏置電壓的電平是可以改變的。
但是在優(yōu)選實(shí)施例中，利用福勒-諾德海姆(FN)電子隧穿和帶間隧穿(BTBT)誘生熱電子注入的組合對(duì)2T單元40進(jìn)行編程。在這里，例如單元40由約3伏的供電電壓VCC驅(qū)動(dòng)，約-5伏被耦合到其p+漏48上，其p+源46處于浮動(dòng)電位，其n-阱區(qū)42被保持在供電電壓VCC，而其控制柵58被施加約1-100μs之間的約8伏脈沖。當(dāng)編程時(shí)，2T單元40的FG晶體管部分40a工作于深耗盡。
再參看圖4，選擇陣列70中的2T單元40，諸如例如第一組S0中的2T單元40(0,0)，以便進(jìn)行如下的編程。將所選位線(xiàn)BL0保持在約-5伏。將陣列70的n-阱區(qū)42保持在供電電壓VCC。陣列70的公共源CS浮置。將所選字線(xiàn)WL0保持在足以啟動(dòng)選擇晶體管40b(0,0)的負(fù)電壓，并由此將所選單元40(0,0)的p+漏48耦合到所選位線(xiàn)BL0上的負(fù)電壓上。在一些實(shí)施例中，所選字線(xiàn)WL0被保持在約-7.5伏。將約為8伏的編程電壓脈沖VP施加到所選的控制柵線(xiàn)CG上。在優(yōu)選實(shí)施例中，編程電壓脈沖VP約為10μs。
編程電壓脈沖VP最初誘發(fā)從p+漏48到所選單元40(0,0)的浮柵54的FG電子隧穿。隨著所選單元40(0,0)的閾值電壓VT因其浮柵54上電子的累積變得更正，BTBT誘生熱電子被注入到浮柵54中，由此加速了浮柵54的充電。隨著所選單元40(0,0)的閾值電壓VT變得更正，利用BTBT誘生熱電子實(shí)現(xiàn)所選單元40(0,0)內(nèi)柵電流IG的增加部分。
通過(guò)將未被選擇的位線(xiàn)BL1-BL3保持在供電電壓VCC或浮動(dòng)電位上，防止與所選單元40(0,0)在同一行中的未被選擇的單元40編程。由于所選字線(xiàn)WL0為約-7.5伏，在陣列70的第一行中的單元40的各選擇晶體管40b處于導(dǎo)通狀態(tài)，從而將供電電壓VCC從未被選擇的位線(xiàn)BL1-BL3分別耦合到第一行中未被選擇的單元40，即單元40(0,1),40(0,2)和40(0,3)的相應(yīng)p+漏48上。由于第一組S0的n-阱區(qū)42(0)也處于供電電壓VCC，因此跨接在單元40(0,1),40(0,2)和40(0,3)的每一個(gè)的p+漏48和n-阱區(qū)42結(jié)上的電壓梯度為零。因此，在所選單元40(0,0)的編程期間，單元40(0,1),40(0,2)和40(0,3)中不可能有BTBT誘生熱電子。注意，盡管一些偶然的FG隧穿可能出現(xiàn)在這些未被選擇的單元中，但它不會(huì)使這些未被選擇的單元有大于100毫伏的閾值電壓VT的改變，并因此不會(huì)導(dǎo)致編程干擾。通過(guò)將與所選單元40(0,0)在同一列中的未被選擇的單元40的各選擇晶體管40b保持在非導(dǎo)通狀態(tài)，來(lái)防止它們編程。例如，在一些實(shí)施例中，未被選擇的字線(xiàn)WL1-WL3被保持在供電電壓VCC。以此方式，未被選擇的單元40的相應(yīng)選擇晶體管40b將相應(yīng)的p+漏48與所選位線(xiàn)BL0上的負(fù)電壓隔離，并從而將未被選擇的單元40的相應(yīng)FG晶體管40a與所選位線(xiàn)BL0上的負(fù)電壓隔離。因此，跨接在這些未被選擇的單元40的每一個(gè)的p+漏48和n-阱區(qū)42(0)結(jié)上的電壓梯度不足以促成其中電子的帶間隧穿。以這種方式，防止在這些未被選擇的單元40中的BTBT干擾。
在一些實(shí)施例中，編程電壓脈沖VP被同時(shí)施加在所選和未被選擇的控制柵線(xiàn)CG上。在這種方式中，不需要對(duì)控制柵線(xiàn)CG進(jìn)行單獨(dú)的尋址，由此允許對(duì)于陣列70使用更小和較不復(fù)雜的行解碼器(為簡(jiǎn)單起見(jiàn)未示出)。在其它實(shí)施例中，未被選擇的控制柵線(xiàn)CG1-CG3被保持在供電電壓VCC或浮置，由此通過(guò)有效地消除其相應(yīng)浮柵54和n-阱區(qū)42之間的任何電場(chǎng)，來(lái)進(jìn)一步防止耦合到其上的單元40的編程。但是，這些實(shí)施例需要更復(fù)雜的行解碼。
以上給出的偏置條件是以約3伏的供電電壓VCC和約100的隧道氧化層56的厚度工作的實(shí)施例所特有的。因此，當(dāng)供電電壓VCC小于3伏時(shí)，上面引用的偏置條件改變。具體地說(shuō)，在編程操作期間，當(dāng)供電電壓VCC減小時(shí)，為了將場(chǎng)強(qiáng)保持在足以促成通過(guò)FG隧穿和BTBT誘生熱電子注入而進(jìn)行的編程的水平，施加到所選位線(xiàn)BL上和控制柵線(xiàn)CG上的相應(yīng)電壓應(yīng)該更負(fù)。例如，當(dāng)VCC為約1.8伏時(shí)，所選位線(xiàn)被保持在約-6.2伏，而控制柵線(xiàn)CG被保持在約6.8伏。
此外，注意在隧道氧化層56的厚度小于100的那些實(shí)施例中，可將低的偏置電壓用于編程，因?yàn)樾枰^小的場(chǎng)強(qiáng)以便在具有較薄的隧道氧化厚度的FG晶體管中誘發(fā)BTBT和FN隧穿。
讀操作通過(guò)在2T單元40的控制柵58和p+源46之間施加一個(gè)小于編程VT的電壓，即VGS＜VT(編程)，對(duì)2T單元40進(jìn)行讀出。這樣，例如選擇單元40(0,0)進(jìn)行讀出，則所選位線(xiàn)BL0被保持在小于單元40(0,0)的p+源46上電壓的電壓。在本具體例子中，p+源46為VCC=約3伏，所選位線(xiàn)BL0保持在約1.2伏。所選字線(xiàn)WL0接地，由此開(kāi)啟選擇晶體管40b(0,0)，并將約1.2伏從所選位線(xiàn)BL0耦合到所選單元40(0,0)的p+漏48上。n-阱區(qū)42和陣列70的公共源CS以及所有控制柵線(xiàn)CG被保持在供電電壓VCC。在這些偏置條件下，如果已被編程，即如果其閾值電壓VT為正，則所選單元40(0,0)傳導(dǎo)溝道電流，并將所選位線(xiàn)BL0充電到高于約1.2伏的電壓。
未被選擇的位線(xiàn)BL1-3浮置。由于所選字線(xiàn)WL0接地，因此供電電壓VCC被從所選行中未被選擇的單元40的各p+源46和從n-阱區(qū)42(0)耦合到每個(gè)未被選擇的位線(xiàn)BL1-BL3上。通過(guò)將未被選擇行中的單元40的各選擇晶體管40(b)保持在非導(dǎo)通狀態(tài)，使未被選擇行中的單元40與位線(xiàn)BL電壓隔離。這例如是通過(guò)將未被選擇的字線(xiàn)WL1-WL3保持在供電電壓VCC來(lái)完成的。
如以上對(duì)于編程操作所描述的，偏置條件除其它許多條件外還依賴(lài)于供電電壓VCC。因此，如果供電電壓VCC下降，必須為能在已被編程的單元40中誘發(fā)約10-30μA電流的某一值的位線(xiàn)電壓就可能減小。例如，在VCC約為1.8伏時(shí)，在讀操作期間所選位線(xiàn)應(yīng)被保持在約0.4伏。
擦除操作通過(guò)浮置p+漏48，將p+源46保持在約8.5伏，和以諸如例如約-8.5伏對(duì)控制柵58施加負(fù)脈沖電壓，通過(guò)FN隧穿來(lái)對(duì)2T單元4進(jìn)行擦除。具體地說(shuō)，為擦除第一組S0中的單元40，所選字線(xiàn)WL0-WL1被驅(qū)動(dòng)到高達(dá)8.5伏，由此使所選組S0中的單元40與位線(xiàn)BL隔離。所選組S0的n-阱區(qū)40(0)和公共源CS0也被保持在約8.5伏。所選組S0的控制柵線(xiàn)CG0-CG1被施加約8.5伏的脈沖約100ms。在這些偏置條件下，電子通過(guò)FN隧穿從所選組S0中的單元40的各浮柵54發(fā)射到n-阱區(qū)42(0)中。當(dāng)擦除完成時(shí)，所選組S0中單元40的閾值電壓VT回到負(fù)值，進(jìn)而施加上述讀偏置電壓不會(huì)在這些單元中誘發(fā)讀電流。
通過(guò)將未被選擇的字線(xiàn)WL2-WL3，未被選擇的控制柵線(xiàn)CG2-CG3和n-阱區(qū)42(1)保持在供電電壓VCC，使未被選擇的組S1中的2T單元40與在所選組S0上進(jìn)行的擦除操作隔離。由于在這些偏置條件下在未被選擇組S1中單元40的各浮柵54和n-阱區(qū)42(1)之間沒(méi)有明顯的電場(chǎng)，因此防止了未被選擇組S1中單元40的擦除。
通過(guò)將組的所選控制柵線(xiàn)CG保持在約-8.5伏或更低(即更負(fù))，與此同時(shí)將該組的其余控制柵線(xiàn)CG保持在正電壓，例如在0到8.5伏之間，本實(shí)施例還允許對(duì)字節(jié)，即單元40的行的選擇擦除。正電壓的具體幅度可改變，例如這取決于單元40能夠承受多大的VT干擾。注意，可以通過(guò)盡可能增大施加到未被選擇的控制柵線(xiàn)CG上的正電壓來(lái)使VT干擾盡可能小。然而，由于向相鄰行中的單元40的相應(yīng)控制柵施加負(fù)電壓和正電壓可能造成因不充分的隔離而引起的性能的問(wèn)題，因此組擦除是優(yōu)選的。
以上對(duì)于約3伏的VCC和約100的隧道氧化層56的厚度給出了擦除操作的偏置條件。當(dāng)隧道氧化厚度小于約100時(shí)，可將所選控制柵線(xiàn)CG和所選n-阱區(qū)42之間的電壓差按比例減小，以保持恒定的場(chǎng)強(qiáng)。
將用于編程、讀出和擦除陣列70的2T單元40的偏置條件分別歸納于下面的表1,2和3中。
表1編程電壓
表2讀出電壓
注意，象擦除操作期間的未被選擇的n-阱區(qū)42一樣，編程和讀操作期間陣列70的所有n-阱區(qū)42被保持在供電電壓VCC。只有在選擇一個(gè)組進(jìn)行擦除時(shí)，才需要將其n-阱區(qū)充電到大于供電電壓VCC的電位上。這樣，通過(guò)消除在編程和讀操作之間對(duì)n-阱區(qū)42進(jìn)行充電和/或放電的需要，本實(shí)施例允許在編程和讀操作之間的快速過(guò)渡。
根據(jù)本發(fā)明的PMOS 2T單元40實(shí)現(xiàn)了優(yōu)于現(xiàn)有技術(shù)的1T單元，例如Mitsubishi單元10(圖1)的許多優(yōu)點(diǎn)。首先，本發(fā)明的2T單元40比單元10(圖1)較不易受BTBT干擾。具體地說(shuō)，在2T單元40內(nèi)包括選擇晶體管40b，使得在編程和讀出期間，當(dāng)未被選擇時(shí)，存儲(chǔ)元件，即FG晶體管40a與BTBT干擾隔絕。例如，當(dāng)選擇陣列70的單元40(0,0)進(jìn)行編程時(shí)，所選位線(xiàn)BL0被保持在約-5伏，而所選字線(xiàn)WL0被保持在約-7.5伏(其中VCC為約3伏)。這樣，如上所述，約-5伏被耦合到所選單元40(0,0)的p+漏48上，從而促進(jìn)通過(guò)FG隧穿和BTBT誘生熱電子注入進(jìn)行的對(duì)所選單元40(0,0)的編程。
由于在未被選擇的行中單元40的各選擇晶體管40b被保持在非導(dǎo)通狀態(tài)，因此使這些單元40的相應(yīng)p+漏48與所選位線(xiàn)BL0上的負(fù)電壓隔離，并在VCC左右的電位上浮動(dòng)(由于n-阱區(qū)42(0)為VCC)。例如，對(duì)于未被選擇的單元40(1,0)，其p+漏48在VCC左右浮動(dòng)，其n-阱區(qū)42(0)為VCC。這樣，由于在未被選擇的單元40(1,0)的漏/阱結(jié)之間沒(méi)有橫向電場(chǎng)，因此在其中避免了BTBT干擾。
約5.5伏從未被選擇的控制柵線(xiàn)CG1(8伏)，p+漏48(3伏)，p+源46(3伏)和n-阱區(qū)42(0)(3伏)耦合到未被選擇的單元40(1,0)的浮柵54上。這樣，未被選擇的單元40(1,0)的浮柵54和p+漏48之間的電壓差約為2.5伏。由此電壓差引起的電場(chǎng)不足以將電子注入到未被選擇單元40(1,0)的浮柵54中，并因此在其中實(shí)際上避免了FN隧穿干擾。
與之明顯不同，日本特許公開(kāi)No.9-8153披露了一種圖2中所示類(lèi)型的陣列結(jié)構(gòu)，它具有圖1中所示類(lèi)型的一晶體管(1T)存儲(chǔ)單元。具體地說(shuō)，陣列30(圖2)中每個(gè)1T Mitsubishi單元10(圖1)的p+漏18直接耦合到位線(xiàn)BL上。這樣，在編程期間，所選位線(xiàn)BL上的負(fù)電壓不僅耦合到所選單元10的p+漏18上，而且耦合到與所選單元10在同一列中的未被選擇單元10的各p+漏18上。這樣，如在本公開(kāi)的背景技術(shù)部分中所討論的，跨接在這些未被選擇單元10的漏/阱結(jié)上的梯度約為6伏。由此電壓差造成的電場(chǎng)足以在其中誘發(fā)BTBT。此外，由于象以上對(duì)于圖2所討論的那樣約-1伏被耦合到這些未被選擇單元10的各浮柵22上，因此這些未被選擇單元10的各浮柵22和p+漏18之間的電壓差約為5伏。由此電壓差產(chǎn)生的電場(chǎng)足以促進(jìn)FN隧穿，并將由BTBT誘發(fā)的熱電子注入到這些未被選擇單元10的浮柵22中。因此，這些未被選擇單元10，即單元10(1,0),10(2,0)和10(3,0)易受BTBT干擾和FG隧穿干擾。如以上所討論的，在這些未被選擇單元40中造成的編程干擾可能會(huì)累及數(shù)據(jù)完整性和單元耐久性。
注意，在2T單元40內(nèi)包括選擇晶體管40b，使得能夠以類(lèi)似方式消除了在讀操作期間未被選擇單元中的偶然的BTBT誘發(fā)的熱電子注入。
此外，通過(guò)隔離2T單元40的浮柵部件40a，選擇晶體管40b能夠使2T單元40的隧道氧化56層比1T單元10的隧道氧化層24更薄。在本發(fā)明實(shí)施例中按比例縮小隧道氧化層56厚度的能力使得2T單元40能夠使用類(lèi)似偏置條件，達(dá)到比1T單元10更快的編程速度。確實(shí)，如上所述，與1T單元10的約50μs相比，根據(jù)本發(fā)明的2T單元40達(dá)到了約10μs的編程速度。注意為增大編程速度而增加施加到1T單元10上的編程偏置電壓會(huì)不必要地增加其中對(duì)BTBT編程干擾的敏感性，因此是不實(shí)用的。相反，減小隧道氧化層56厚度的能力使2T單元40能夠使用較低的電壓電平，達(dá)到與1T單元10類(lèi)似的編程速度，而使用較低電壓幅度當(dāng)然有利于降低功耗和結(jié)擊穿敏感度。
如前面所說(shuō)，在擦除時(shí)2T單元40的FG晶體管部分40a的閾值電壓VT是負(fù)的，而在編程時(shí)是正的。結(jié)果，被編程的單元40的VT分布不受零電壓電平的限制，并因此可通過(guò)增大被編程單元40的VT上限值使VT分布盡可能大，如圖5以曲線(xiàn)所示出的。相反，1T單元10的閾值電壓VT在編程之前和之后都是負(fù)的。具體地說(shuō)，在上述論文中T.Ohnakado等人披露了擦除VT在-4.0和-4.5伏之間，而編程VT在-2和-3伏之間。確實(shí)，如果在讀期間，當(dāng)未被選擇時(shí)單元10不易泄露，單元10的編程單元VT就不能超過(guò)零。結(jié)果，本2T單元40的編程VT分布可比單元10編程VT分布大得多，即寬得多。
與1T單元10相比更寬的2T單元40的編程VT分布允許工藝和設(shè)計(jì)變化有更大的容限。結(jié)果，與圖1的1T單元10和圖2的1T單元10的陣列相比，本2T單元較不易有由這種工藝和設(shè)計(jì)變化造成的編程錯(cuò)誤。這樣，就本陣列70的2T單元40而論，昂貴和費(fèi)時(shí)的編程-校驗(yàn)操作可被減到最小。
還應(yīng)注意，不管象在陣列70中那樣將單元40用作閃爍單元還是用作EEPROM單元，2T單元40的制造工藝和編程及擦除VT分布都是一樣的。這樣，不僅可使用單一的工藝技術(shù)同時(shí)制造采用2T單元40的閃爍和EEPROM陣列，而且可將同樣的用于編程、讀出和擦除操作的偏置電壓用于這兩種陣列類(lèi)型。以這種方式，本實(shí)施例允許從未有過(guò)的閃爍和EEPROM陣列的集成。
與Mitsubishi單元10相比，2T單元40更大的單元面積允許通過(guò)使用更稀疏的金屬間距將陣列70的字線(xiàn)WL并聯(lián)的金屬線(xiàn)(為簡(jiǎn)單起見(jiàn)未示出)的形成，所述金屬間距是由目前的光刻和腐蝕能力決定的。用相應(yīng)金屬線(xiàn)將字線(xiàn)WL并聯(lián)的能力使得能夠顯著降低字線(xiàn)WL的電阻，由此進(jìn)一步提高陣列70的性能。相反，在上述論文中作為優(yōu)點(diǎn)指出的單元10的較小的單元面積需要更苛刻的光刻和腐蝕能力，以形成這些金屬字線(xiàn)的并聯(lián)。
在本發(fā)明的其它實(shí)施例中，位線(xiàn)被沿著組邊界分段，以使位線(xiàn)電容盡可能小，進(jìn)而提高速度。例如，參看圖6，所示的陣列80包括與陣列70中同樣的兩個(gè)組S0和S1,其中每個(gè)組中的2T單元40連接在組的公共源CS和位線(xiàn)BL之間。但是，陣列80的位線(xiàn)BL不是象在陣列70(圖4)中那樣穿過(guò)每個(gè)組延伸，而是沿著組邊界被分段。陣列80的每個(gè)組的位線(xiàn)BL被有選擇地經(jīng)傳遞晶體管(pass transistor)82耦合到總位線(xiàn)GBL上。最好，傳遞晶體管82是與選擇晶體管40b在結(jié)構(gòu)上類(lèi)似的PMOS器件。
具體地說(shuō)，如圖6所示，來(lái)自每個(gè)組的位線(xiàn)經(jīng)過(guò)相關(guān)傳遞晶體管82被耦合到相關(guān)總位線(xiàn)GBL上。與組S0對(duì)應(yīng)的傳遞晶體管82(0)的導(dǎo)通狀態(tài)受第一控制信號(hào)CNTR(0)控制，而與組S1對(duì)應(yīng)的傳遞晶體管82(1)的導(dǎo)通狀態(tài)受第二控制信號(hào)CNTR(1)控制。例如，來(lái)自組S0和S1的每一個(gè)的第一位線(xiàn)，如位線(xiàn)BL00和BL10分別經(jīng)過(guò)傳遞晶體管82(0)0和82(1)0被耦合到相關(guān)總位線(xiàn)GBL0上，其中控制信號(hào)CNTR(0)和CNTR(1)分別控制傳遞晶體管82(0)0和82(1)0的導(dǎo)通狀態(tài)。
用于對(duì)陣列80的2T單元40進(jìn)行編程、讀出和擦除的操作和偏置條件與以上對(duì)陣列70所討論的并分別在表1,2和3中歸納的相同。當(dāng)需要將一個(gè)特定的電壓耦合到一個(gè)單元40上時(shí)，與該單元40相關(guān)的傳遞晶體管82經(jīng)相應(yīng)的控制信號(hào)CNTR被開(kāi)啟，由此使施加在總位線(xiàn)GBL上的電壓被耦合到組位線(xiàn)BL上。例如，為編程陣列80的單元40(0,0)，所選總位線(xiàn)GBL0被保持在約-5伏(假設(shè)供電電壓VCC介于2.7和3.6伏之間)。所選字線(xiàn)WL0被保持在約-7.5伏，所選控制柵CG被加以約8伏的脈沖，而所選公共源CS(0)浮置。陣列80的n-阱區(qū)42被保持在供電電壓VCC。第一控制信號(hào)CNTR(0)被拉到低電壓，例如-7.5伏，以開(kāi)啟傳遞晶體管82(0)，從而將所選總位線(xiàn)GBL0上的負(fù)電壓耦合到所選組位線(xiàn)BL00上，并從而耦合到所選單元40(0,0)的p+漏48上。因此，陣列80的所選單元40(0,0)以以上就陣列70的編程操作所討論的方式進(jìn)行編程。注意，在編程期間，例如通過(guò)將控制信號(hào)CNTR(1)保持在諸如例如供電電壓VCC的正電壓，來(lái)維持傳遞晶體管82(1)處于非導(dǎo)通狀態(tài)，以便確保所選總位線(xiàn)GBL0上的負(fù)電壓不被耦合到未被選擇的組S1的位線(xiàn)BL01上。
在陣列80的擦除操作期間，所選組的傳遞晶體管82應(yīng)處于非導(dǎo)通狀態(tài)，以使總位線(xiàn)與所選n-阱區(qū)42上的正電位隔離。
盡管已描述了本發(fā)明的具體實(shí)施例，對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)，很明顯可對(duì)本發(fā)明做出變型和修改，而從本發(fā)明更廣的意義上說(shuō)不脫離本發(fā)明，并因此，所附權(quán)利要求意在于其范圍內(nèi)包括所有這些變型和修改，因?yàn)樗鼈兟湓诒景l(fā)明的實(shí)質(zhì)和范圍內(nèi)。
權(quán)利要求
1．一種包括多個(gè)PMOS 2T存儲(chǔ)單元的存儲(chǔ)陣列，其特征在于每個(gè)2T存儲(chǔ)單元形成在n-阱區(qū)中，并包括PMOS選擇晶體管，具有耦合到所述陣列的位線(xiàn)上的p+漏，耦合到字線(xiàn)上的選擇柵，和p+源；以及PMOS浮柵晶體管，具有耦合到所述PMOS選擇晶體管的所述p+源上的p+漏，耦合到控制柵線(xiàn)上的控制柵，和耦合到公共源線(xiàn)上的p+源。
2．如權(quán)利要求1的存儲(chǔ)陣列，其特征在于，所述陣列被分成多個(gè)組，每個(gè)組包括預(yù)定數(shù)目的所述PMOS存儲(chǔ)單元的行，其中所述多個(gè)組的每一個(gè)的存儲(chǔ)單元形成在有關(guān)的多個(gè)所述n-阱區(qū)之一中。
3．如權(quán)利要求2的存儲(chǔ)陣列，其特征在于，所述多個(gè)組的每一個(gè)內(nèi)的浮柵晶體管的源被耦合到有關(guān)的多個(gè)公共源線(xiàn)之一上。
4．如權(quán)利要求3的存儲(chǔ)陣列，其特征在于，PMOS 2T單元在處于擦除狀態(tài)時(shí)具有負(fù)的閾值電壓，而在處于編程狀態(tài)時(shí)具有正的閾值電壓。
5．如權(quán)利要求2的存儲(chǔ)陣列，其特征在于，每個(gè)2T存儲(chǔ)單元內(nèi)的PMOS浮柵晶體管具有約為100的隧道氧化層厚度，從而在編程期間允許FN隧穿。
6．如權(quán)利要求1的存儲(chǔ)陣列，其特征在于，利用FN隧穿和BTBT誘生熱電子注入對(duì)存儲(chǔ)單元進(jìn)行編程。
7．如權(quán)利要求1的存儲(chǔ)陣列，其特征在于，通過(guò)向所述位線(xiàn)施加第一負(fù)電壓，向所述字線(xiàn)施加第二負(fù)電壓，向所述控制柵施加第一正電壓，向所述n-阱區(qū)施加第二正電壓和浮置所述公共源線(xiàn)，來(lái)對(duì)所選的一個(gè)存儲(chǔ)單元進(jìn)行編程。
8．如權(quán)利要求7的存儲(chǔ)陣列，其特征在于，所述第一負(fù)電壓介于約-5伏和-5.5伏之間，所述第二負(fù)電壓為約-7.5V，所述第一正電壓為約8伏，而所述第二正電壓為供電電壓VCC。
9．如權(quán)利要求1的存儲(chǔ)陣列，其特征在于，通過(guò)FN隧穿擦除存儲(chǔ)單元。
10．如權(quán)利要求1的存儲(chǔ)陣列，其特征在于，通過(guò)向所述控制柵施加約-8.5伏，向所述n-阱區(qū)和所述公共源線(xiàn)施加約8.5伏，來(lái)對(duì)所選的一個(gè)存儲(chǔ)單元進(jìn)行擦除。
11．如權(quán)利要求1的存儲(chǔ)陣列，其特征在于，通過(guò)向所述位線(xiàn)施加約1伏，將所述字線(xiàn)接地，和向所述控制柵、所述n-阱區(qū)和所述公共源線(xiàn)施加供電電壓VCC，來(lái)讀出所選的一個(gè)存儲(chǔ)單元。
12．一種PMOS存儲(chǔ)陣列，包括多個(gè)組，每個(gè)組包括多行2T存儲(chǔ)單元，每個(gè)2T存儲(chǔ)單元包括PMOS選擇晶體管，具有p+漏，選擇柵，和p+源；以及PMOS浮柵晶體管，具有耦合到所述PMOS選擇晶體管的所述p+源上的p+漏，控制柵，和耦合到所述組的公共源上的p+源；多個(gè)位線(xiàn)，其中每個(gè)位線(xiàn)耦合到每個(gè)所述行中的一個(gè)存儲(chǔ)單元的選擇晶體管的p+漏上，從而定義了一列；多個(gè)字線(xiàn)，其中每個(gè)字線(xiàn)耦合到一個(gè)所述行中的每個(gè)存儲(chǔ)單元的選擇柵上；以及多個(gè)控制柵線(xiàn)，其中每個(gè)控制柵線(xiàn)耦合到一個(gè)所述行中的每個(gè)存儲(chǔ)單元的控制柵上。
13．如權(quán)利要求12的存儲(chǔ)陣列，其特征在于，所述多個(gè)組的每一個(gè)的存儲(chǔ)單元形成在有關(guān)的多個(gè)n-阱區(qū)之一中。
14．如權(quán)利要求13的存儲(chǔ)陣列，其特征在于，在編程操作期間，通過(guò)向所選的一個(gè)所述位線(xiàn)施加約-5到-5.5之間的電壓，向所選的一個(gè)所述字線(xiàn)施加約-7.5伏，向所選的一個(gè)所述控制柵施加約8伏，向所述n-阱區(qū)施加供電電壓VCC，浮置所述公共源，利用FN隧穿和BTBT熱電子注入的結(jié)合對(duì)所選的一個(gè)所述單元進(jìn)行編程。
15．如權(quán)利要求14的存儲(chǔ)陣列，其特征在于，在編程操作期間，防止耦合到所述所選字線(xiàn)上的未被選擇的一個(gè)所述單元被編程，這通過(guò)將耦合到所述未被選擇的單元上的位線(xiàn)保持在VCC來(lái)實(shí)現(xiàn)。
16．如權(quán)利要求14的存儲(chǔ)陣列，其特征在于，在編程操作期間，防止耦合到所述所選位線(xiàn)上的未被選擇的一個(gè)所述單元被編程，這通過(guò)將耦合到所述未被選擇的單元上的字線(xiàn)保持在VCC來(lái)實(shí)現(xiàn)。
17．如權(quán)利要求13的存儲(chǔ)陣列，其特征在于，在擦除操作期間，通過(guò)向所述所選組的控制柵線(xiàn)施加約-8.5伏和向字線(xiàn)、公共源和所述所選組的n-阱區(qū)施加約8.5伏，來(lái)擦除所選組的存儲(chǔ)單元。
18．如權(quán)利要求17的存儲(chǔ)陣列，其特征在于，在擦除操作期間，通過(guò)向控制柵線(xiàn)和所述未被選擇的組的n-阱區(qū)施加供電電壓VCC，使未被選擇的組的存儲(chǔ)單元與所述所選組上的所述擦除操作隔離。
19．如權(quán)利要求12的存儲(chǔ)陣列，其特征在于，還包括多個(gè)總位線(xiàn)，其中所述位線(xiàn)經(jīng)過(guò)傳遞晶體管連接到有關(guān)的所述多個(gè)總位線(xiàn)之一上。
20．如權(quán)利要求19的存儲(chǔ)陣列，其特征在于，所述傳遞晶體管包括PMOS器件，并具有負(fù)閾值電壓。
全文摘要
公開(kāi)了一種包括多個(gè)PMOS二晶體管(2T)存儲(chǔ)單元的非易失存儲(chǔ)陣列。每個(gè)2T單元包括PMOS浮柵晶體管和PMOS選擇晶體管,并連接在位線(xiàn)和公共源線(xiàn)之間。在同一行中每個(gè)2T單元的選擇柵和控制柵分別連接到字線(xiàn)和控制柵線(xiàn)上。利用FN隧穿和BTBT誘生熱電子注入對(duì)陣列的2T單元進(jìn)行編程,并利用FN隧穿進(jìn)行擦除。在一些實(shí)施例中,陣列分成多個(gè)組,其中每個(gè)組由n－阱區(qū)限定,并包括預(yù)定數(shù)目的2T單元行。這里,在一個(gè)組中每個(gè)2T單元的源耦合到該組的公共源線(xiàn)上。在其它實(shí)施例中,陣列的位線(xiàn)被沿組邊界分段。
文檔編號(hào)H01L29/788GK1218294SQ98124648
公開(kāi)日1999年6月2日 申請(qǐng)日期1998年10月8日 優(yōu)先權(quán)日1997年10月9日
發(fā)明者張尚德, 游天風(fēng), 菲克拉姆·寇西科, 納德·拉蒂 申請(qǐng)人:美商常憶科技股份有限公司