專利名稱：半導(dǎo)體集成電路中信號配線啟動速度的改進的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，具體講，涉及其中由寄生電容引起的延時得以減少的集成電路。
在傳統(tǒng)的半導(dǎo)體集成電路中，以諸如鋁線的各種信號配線來連接半導(dǎo)體集成電路的電路塊。信號配線上總有寄生電容。如果寄生電容大，信號配線的啟動速度就被延時，這樣，電路的工作速度就較慢。結(jié)果使半導(dǎo)體集成電路的電路特性變差。
另外，為了防止電路工作速度降低，需要使驅(qū)動電路的輸出晶體管足夠大，這樣可使寄生電容受到足夠的驅(qū)動。結(jié)果會使芯片體積加大生產(chǎn)效率降低。
下面參考

圖1來描述在傳統(tǒng)半導(dǎo)體集成電路中由寄生中由寄生電容所引起的延時，在圖1中，半導(dǎo)體集成電路是由緩存電路B1-B5和信號配線F1-F5構(gòu)成的。信號配線F1-F5彼此平行靠近安置。信號線F1-F5具有配線電阻R1-R5，在信號線之間的線間電容Cs12-Cs45，以及信號線與半導(dǎo)體襯層或地之間的層間電容Cdf1-Cdf5。緩存電路B1-B5根據(jù)輸入信號IN1-IN5分別驅(qū)動負載(未示出)、配線電阻R1-R5、線間電容Cs12-Cs45以及層間電容Cdf1-Cdf5。
線間電容Cs12-Cs45的每一個都是相鄰導(dǎo)線F1-F5之間的電容。因此，線間電容隨著相鄰導(dǎo)線F1-F5之間的空間變窄而變大。另外，層間電容Cdf1-Cdf5為各信號線F1-F5與下配線或半導(dǎo)體襯層之間的電容。緩存電路B1-B5的輸入信號IN1-IN5與解碼的信號類似，且輸入信號IN1-IN5中僅有一個被啟動。例如，當信號IN2為“高”電平時，信號IN1、IN3、IN4和IN5被設(shè)為“低”電平。因此，當IN2為“高”電平時，僅信號線F2設(shè)為“高”電平。其余的所有信號線F1、F3、F4和F5則設(shè)為“低”電平。
也就是說，半導(dǎo)體集成電路處于輸出狀態(tài)①，其中僅信號線F2被選出。接著，當信號IN4在輸出狀態(tài)①被設(shè)為“高”電平時，則僅有信號線F4被設(shè)為“高”電平。其余所有信號線F1、F2、F3和F5則設(shè)為“低”電平。也就是說，半導(dǎo)體集成電路被設(shè)定為輸出狀態(tài)②，其中僅有信號線F4被選中。
下表1示出各信號與輸出狀態(tài)之間的關(guān)系。
表1
從表1可以看出，當半導(dǎo)體集成電路的狀態(tài)從輸出狀態(tài)①切換到輸出狀態(tài)②時，信號線F4就從“低”電平變?yōu)椤案摺彪娖健４藭r，信號線F2從“高”電平切換到“低”電平。但相鄰安置的信號線F3和F5則固定為“低”電平。因此，當信號線F4從不工作狀態(tài)切換到工作狀態(tài)時，由于線間電容Cs34和Cs45使啟動速度降低。
信號線F4的啟動速度是由以時間常數(shù)τ1表示的方程(1)來表達的τ1=R4×(Cs34+Cs45+Cdf4)(1)從方程(1)可見，隨著線間電容Cs34和Cs45增加，啟動速度變慢。
下面，參照圖2描述第二傳統(tǒng)實例。在圖2中，第二實施例與第一實施例的不同之處在于每個屏蔽線G1-G4是設(shè)在圖1的信號線F1-F5中對應(yīng)相鄰的兩個之間的。這些屏蔽線G1-G4是全部固定在地電位GND上的。
如表1所示，當狀態(tài)從輸出狀態(tài)①切換到輸出狀態(tài)②時，屏蔽線G3和G4用于減少耦合到信號線F3和F5上的噪聲的影向，而此噪聲是在信號線F4從“低”電平切換到“高”電平時產(chǎn)生的。
然而，屏蔽線G3和G4固定到“低”電平。當信號線F4從“低”電平切換到“高”電平時，啟動速度的降低大于線間電容CG34和CG44的影響。在此情況下，信號線F4的啟動速度可由利用時間常數(shù)τ2的方程(2)表示。
τ2=R4×(CG34+CG44+Cdf4)(2)從方程(2)可看出，應(yīng)當理解，啟動速度隨線間電容CG34和CG44的增加而減慢。
下面，參照圖3描述第三傳統(tǒng)實施例。在上述第二傳統(tǒng)實例中，屏蔽線G1-G4固定到地電位。但在第三實施例中，屏蔽線V1-V4則固定到電源電壓Vcc上。在此情況下，屏蔽線V3和V4地用于減少耦合噪聲對信號線F3和F5的影響，而此噪聲是在信號線F4在其電位上切換時產(chǎn)生的。但如第二傳統(tǒng)實施例那樣，由于線間電容CV34和CV44的影響，信號線F4的啟動速度則降低。
下面參考圖4描述配線之間的線間電容和半導(dǎo)體集成電路的結(jié)構(gòu)。圖4為半導(dǎo)體電路的截面示意圖，它由在半導(dǎo)體襯層1上形成的絕緣膜2在該絕緣膜2上的信號線F3-F5構(gòu)成的。
在圖4中，信號線F3-F5是由諸如鋁線的金屬線構(gòu)成的。信號線F3-F5的每一個都由半導(dǎo)體襯層1上形成的絕緣膜2與其它配線和半導(dǎo)體襯層1電絕緣開。另外，信號線F3-F5每相鄰的兩個之間的線間隔S在為了實現(xiàn)高集成度時制得很窄。為此，信號線F3-F5大致設(shè)置為其線間隔S等于或窄于從半導(dǎo)體襯層1的主表面到信號線F3-F5的導(dǎo)線層間隔d。于是，線間隔S在細圖形形成時就做得很窄。因此，導(dǎo)線之間的線間電容Cs34和Cs45就較大。存在一種情況，即線間電容Cs34和Cs45約為信號線F4與半導(dǎo)體襯層1之間的層間電容Cdf4的電容的3倍。
線間電容Cs34和Cs45以及層間電容Cdf3、Cdf4和Cdf5的典型值如下Cs34和Cs45為0.33pf,Cdf3、Cdf4和Cdf5為0.75pf。
在上面的第一傳統(tǒng)實例中，并列有多個信號線。在此種情況下，信號線之一的啟動速度較大程度上依賴于其它相鄰信號線之間的線間電容。在第一傳統(tǒng)實例中，當選出的信號線之一被啟動后，就需在選定的信號線與另一相鄰信號線之間產(chǎn)生電位差。因此，難于減少線間電容。
另外，在形成細圖形的過程中配線間隔做得極窄，這樣，線間電容就變大。因此，由線間電容引起的延時的影響就變得很嚴重。
另外，在第二和第三傳統(tǒng)實例中，屏蔽線的電位是固定的。因此，在信號線與安置在信號線兩側(cè)的屏蔽線之間就產(chǎn)生電位差。因此而難于減少線間電容。因此，存在一種問題，即信號線的啟動速度因信號線與每個屏蔽線之間的線間電容而減小。
日本專利公開(JP-A-Showa63-78394)公開了一種預(yù)充電時鐘信號發(fā)生電路。在此對比文件中，預(yù)充電存儲器的預(yù)充電時鐘是根據(jù)系統(tǒng)時鐘脈沖產(chǎn)生的，且延遲的系統(tǒng)時鐘脈沖是通過延時電路2對系統(tǒng)時鐘脈沖延時而獲得的。在此預(yù)充電時鐘信號發(fā)生電路中，提供的基準虛位線(12a,12b)與存儲單元部分的位線長相同并連到虛晶體管(Tr1,…)上，其數(shù)目與存儲器部分的每列的存儲單元的數(shù)目相同?；鶞侍撐痪€的線電容和各虛晶體管的結(jié)電容被用作預(yù)充電時鐘信號發(fā)生電路中的延時電路2的固定電容。
在日本公開專利申請JP-A-Heisei5-90939中也公開了一種半導(dǎo)體電路。在此對比文件中，提供了兩個從配線3上提供電壓VA的具有不同閾值的反相器2B和2C。另外，還提供了一個延時電路5，用于對電壓VA延時。在反相器2B和2C的輸出端分別提供了由NMOS6和7構(gòu)成的開關(guān)和NMOS9和10構(gòu)成的開關(guān)。這些開關(guān)根據(jù)延時電路5的輸出切換，并將輸出的信號反相。延時電路5的延時設(shè)定得，在反相器2B和2C的輸出都被設(shè)定為高或低電平之后，立即進行開關(guān)的切換。
本發(fā)明是為了解決上述問題的。因此，本發(fā)明的目的在于提供一種半導(dǎo)體集成電路，其中線間電容的效力寄生地伴隨著用于連接半導(dǎo)體集成電路的電路塊的信號配線。
本發(fā)明的另一目的在于提供一種半導(dǎo)體集成電路，其中，信號線的啟動速度得以提高。
本發(fā)明的再另一目的在于提供一種半導(dǎo)體集成電路，其中的信號線是受小面積的驅(qū)動電路驅(qū)動的而不是用大面積的驅(qū)動電路驅(qū)動的。
為了達到本發(fā)明的一個方面，半導(dǎo)體集成電路包括多個信號線；多個屏蔽線，其每一個都安置在多個信號線的相鄰兩個信號線之間。一個連在多個屏蔽線上的防干擾部分，用于將防干擾信號加到靠近多個信號線的特定一個信號線的多個屏蔽線的兩個屏蔽線上，該防干擾信號切換成與加到特定信號線上的輸入信號具有相同相位。
多個輸入信號被加到所述多個信號線上，且當多個輸入信號被切換時，多個輸入信號只有一個被切換。
防干擾部分包括多個分別連到屏蔽線上的防干擾電路。
多個防干擾電路的每一個都包括一個與非門電路，它具有兩個連到與防干擾電路對應(yīng)的屏蔽線相鄰的多個信號線的兩個信號線上的輸入端，以接收輸入信號的反相信號，該電路還具有一個接在對應(yīng)屏蔽線上的輸出端。多個防干擾電路還可包括或非門電路，它具有兩個連到與防干擾電路對應(yīng)的屏蔽線相鄰的多個信號線的兩個信號線上的輸入端；以及一個反相器，連在或非門電路的輸出端和對應(yīng)屏蔽線上。另外，多個防干擾電路的每個電路還可包括一個異或門電路，它具有兩個連到與防干擾電路對應(yīng)的屏蔽線相鄰的多個信號線的兩個信號線上的輸入端，以接收輸入信號的反相信號，它還具有一個接在對應(yīng)屏蔽線上的輸出端。
在半導(dǎo)體襯層上形成的絕緣膜上提供了多個信號線和多個屏蔽線，其中多個信號線的每個信號線都是由在信號線一端或兩端上的多個屏蔽線的相鄰的一個或兩個屏蔽線屏蔽的。另外當在半導(dǎo)體襯層上形成的絕緣膜的同樣的第一層上提供了多個信號線和多個屏蔽線時，需要使半導(dǎo)體集成電路還包括多個在半導(dǎo)體襯層和第一層之間的同樣的第二層上提供的第一屏蔽配線圖形。此時，多個屏蔽配線分別連接到多個第一屏蔽配線圖形上。否則，當半導(dǎo)體襯層上形成的絕緣膜的同樣的第一層上提供了多個信號線和多個屏蔽線時，半導(dǎo)體集成電路可以還包括在半導(dǎo)體襯層和第一層之間同樣的第二層上提供的多個第一屏蔽線圖形，且在半導(dǎo)體襯層和第二層之間的同樣的第三層上提供的多個第二屏蔽線圖形。此時，多個屏蔽線的每一屏蔽線交替地連接到多個第一屏蔽線圖形和多個第二屏蔽線圖形之一上。與夾有多個信號線的特定一個信號線的屏蔽線相對應(yīng)，提供第一屏蔽線圖形和第二屏蔽線圖形，以將特定信號線從半導(dǎo)體襯層上屏蔽開。需要在多個輸入信號是在復(fù)位到預(yù)定電平之后重新提供輸入信號。
為了達到本發(fā)明的另一方面，在半導(dǎo)體集成電路中提高信號線的啟動速度的方法包括步驟提供多個信號線；以及當在多個信號線上加有多個輸入信號時，由夾著未連接到預(yù)定電位的特定信號線的第一和第二屏蔽線將多個信號線之一從其它所述的多個信號線上屏蔽開，這樣，僅有多個信號線的特定信號線被啟動。此時，屏蔽步驟包括減小特定信號線與第一和第二屏蔽線的每個屏蔽線之間的線間電容。減小線間電容的步驟包括將具有與加到特定信號線上的輸入信號具有相同相位的防干擾信號加到相鄰的第一和第二屏蔽線上。
在上述方法中，屏蔽步驟還包括將特定信號線與半導(dǎo)體襯層屏蔽開。將特定信號線與半導(dǎo)體襯層屏蔽開的步驟包括在特定信號線與半導(dǎo)體襯層之間提供分別連接在第一和第二屏蔽線上的第一和第二屏蔽線圖形。
在此情況下，當在半導(dǎo)體襯層上形成的絕緣膜的同樣的第一層上提供特定信號線和第一和第二屏蔽線時，提供第一和第二屏蔽線圖形的步驟包括在半導(dǎo)體襯層與第一層之間的同樣的第二層上提供第一和第二屏蔽線圖形。
而當在半導(dǎo)體襯層上形成的絕緣膜的同樣的第一層上提供特定信號線和第一和第二屏蔽線時，提供第一和第二屏蔽線圖形的步驟包括在半導(dǎo)體襯層和第一層之間的第二層上提供第一屏蔽線圖形；以及在半導(dǎo)體襯層和第二層之間的第三層上提供第二屏蔽線圖形。
該方法可以還包括在多個輸入信號新加到多個信號線之前將多個輸入信號復(fù)位到預(yù)定電平的步驟。
圖1為在第一傳統(tǒng)實例中半導(dǎo)體集成電路的等效電路圖；圖2為在第二傳統(tǒng)實例中半導(dǎo)體集成電路的等效電路圖；圖3為在第三傳統(tǒng)實例中半導(dǎo)體集成電路的等效電路圖；圖4為截面圖，示出在第一傳統(tǒng)實例中的半導(dǎo)體集成電路的結(jié)構(gòu)；圖5為根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的等效電路圖；圖6A-6I為時序圖，示出第一實施例中半導(dǎo)體集成電路的各配線上的波形；圖7A-7C為時序圖，示出第一實施例中半導(dǎo)體集成電路的配線S3、F4和S4上的波形；圖8為截面圖，示出第一實施例中半導(dǎo)體集成電路的結(jié)構(gòu)；圖9為在第一實施例中輸入和輸出信號，以及在傳統(tǒng)實例中輸出信號的信號波形；圖10為根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的第一種變形的等效電路圖11為根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的第二種變形的等效電路圖；圖12為截面圖，示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體集成電路的結(jié)構(gòu)；圖13為截面圖，示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體集成電路的結(jié)構(gòu)。
圖5示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的結(jié)構(gòu)的電路圖。注意，與圖1中的相同的元件在此圖中以相同的標號標出。即，緩沖電路B11-B51的每個都是由兩個反相緩沖器構(gòu)成的，并將輸入信號IN1-IN5放大。信號線F1-F5接到緩沖電路B11-B51的輸出上，并且寄生地伴著配線電阻R1-R5。電容Cdf11一Cdf51為信號線F1-F5和下配線層或半導(dǎo)體襯層之間的層間電容。因此，上述元件與圖1的傳統(tǒng)實例中的完全相同。
防干擾電路W1-W4分別由2輸入與非門NAND1-NAND4構(gòu)成。這些與非門的輸入端接相鄰緩沖電路的緩沖器之間的節(jié)點a-e。節(jié)點a-e3的邏輯電平與輸出邏輯電平相反。也就是說，緩沖電路11的兩個反相緩沖器之間的節(jié)點a和緩沖電路B21的反相緩沖器之間的節(jié)點b接與非門NAND1的輸入端。同理，緩沖電路B21的節(jié)點b和緩沖電路B31的節(jié)點C接與非門NAND2的輸入端。對與非門NAND3和NAND4的每個來實現(xiàn)同樣的情況。
另外，屏蔽線S1-S4接與非門NAND1-NAND4的各輸出端。這些屏蔽線S1-S4信號線F1-F5安置并與之平行。配線電阻Rs1-Rs4和層間電容Cds1-Cds4分別是伴著屏蔽線S1-S4。另外，信號線F1-F5和屏蔽線S1-S4之間的線間電容Cs101-Cs108分別伴著屏蔽線S1-S4。
下面，描述根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的操作。
假定緩沖電路B11-B51的輸入信號IN1-IN5為一個信號組，其中只有從輸入信號IN1-IN5中自由選出的一個信號被啟動，作為解碼信號。例如，當信號IN2為“高”電平時，其它所有信號IN1、IN3、IN4和IN5則為“低”電平。
現(xiàn)在，當信號線F1-F5從表1中的輸出狀態(tài)①切換到輸出狀態(tài)②時，屏蔽線S1-S4如表2那樣切換。
表2
表2也可用圖6A-6I的信號波形來表示出來。從這些波形中，可以理解，在信號線F4兩端的屏蔽線S3和S4的波形以與信號線F4同相的方式切換。因此可以假定與屏蔽線S3和S4有關(guān)的線間電容Cs106和Cs107此時幾乎為零。因此信號線F4的啟動速度可表示為τ3=R4×Cdf4′(3)當方程(3)與方程(1)和(2)比較后，應(yīng)當明白由于線間電容被除去。這樣，信號線F4和啟動速度就大大提高。
上面描述了信號線F2從“高”電平切換到“低”電平，在信號線F3上安置的信號線F4從“低”電平切換到“高”電平。下面將描述相鄰信號線的切換，例如，信號線F3從“高”電平切換到“低”電平，信號線F4從“低”電平切換到“高”電平。
此時信號線F1-F5的狀態(tài)如表3所示，而屏蔽線S1-S4的狀態(tài)如表4所示。
表3
表4
如表3和4所見，在信號線F4兩端上安置的屏蔽線S3和S4如圖7A-7C所示隨信號線F4的切換而切換。在此情況下，在信號線F4被切換之前，在信號線F4與屏蔽線S3之間產(chǎn)生電位差。因此，線間電容Cs106與圖6A-6I的情況相比被過度疊加。然而，屏蔽線S4跟隨于信號線F4的切換。因此，線間電容Cs107基本為零。這樣，與圖1的傳統(tǒng)實施例相比可以將線間電容大大降低。
在另一情況下，在表3的狀態(tài)由輸出狀態(tài)③切換到輸出狀態(tài)②之前，所有的配線信號F1-F5可根據(jù)復(fù)位信號而設(shè)在“低”電平。隨后，提供與輸出狀態(tài)②對應(yīng)的輸入信號IN1-IN5。夾有信號線任意其一的屏蔽線與信號線同步啟動。因此可以大大減小線間電容。在此方法中，復(fù)位信號需要一個時間Treset。但當因線間電容引起的延時大于時間Treset時，就可以從整體上提高信號線的啟動速度。
下面參照圖8描述半導(dǎo)體集成電路的結(jié)構(gòu)。此時，假定每兩個相鄰配線F1-F5的配線間隔S與圖4所示信號配線間隔S相同。
除了信號線F3和F4之間和信號線F4和F5之間的屏蔽線S3和S4之外，圖8的基本結(jié)構(gòu)與圖4的相同。
然而，與圖4的線間電容相比，線間電容Cs105-Cs108大大地增加了。經(jīng)模擬裝置確定的各電容值如下Cs105-Cs108=1.21pF，而Cdf3-Cdf5=0.44pF。
線間電容Cs105-Cs108與線間電容Cs34和Cs45相比增加了3.7倍。在圖4中，相鄰信號配線為F3和F4或F4和F5，而在圖8中，信號線F3與屏蔽線S3相鄰。因此，由于配線間隔S的減少而使線間電容大大增加。
也就是說，在圖4中，為了防止信號配線的相互干擾，信號線F3-F5之間的信號線間隔S需要寬于電路設(shè)計所允許的最小尺寸。但信號線F3-F5的任何一個與屏蔽線S3和S4中相鄰的一個之間的配線間隔S可以是電路設(shè)計中最小的允許尺寸。這是因為，甚至相鄰的兩個信號配線F3-F5之間的配線間隔與圖4所示的相同時，信號線F3-F5的啟動速度仍可由屏蔽線S3和S4而大大增加。
另外，0.44pF層間電容Cdf31-Cdf51小于圖4所示的0.75pF的層間電容Cdf3-Cdf5。這是因為圖8所示的信號線S3和S4的配線寬度小于圖4所示信號線的配線寬度。
下面參考圖9描述利用經(jīng)裝置模擬而確定的各電容值和電阻值的啟動速度的模擬結(jié)果。此情況下，由圖5中緩沖電路B11-B51和與非門NAND1-NAND4所占的區(qū)域設(shè)定為約等于圖1所示的緩沖電路B1-B5的區(qū)域。因此，圖5的緩沖電路的B11-B51的每一個緩沖電路晶體管的電流驅(qū)動能力設(shè)為圖1的緩沖電路B1-B5的每個緩沖電路的晶體管的電流驅(qū)動能力的1/3。
從圖9可以看見，雖然線間電容大大提高，但與圖1的傳統(tǒng)實例相比圖5所示信號線F4的啟動速度也得以提高。另外，緩沖電路的晶體管的電流驅(qū)動能力減為圖1所示緩沖電路的晶體管的電流驅(qū)動能力的1/3。
將來，信號線之間的配線間隔將隨著細圖形形成技術(shù)的發(fā)展而更窄。到時，將使線間電容與整個線間電容之比進一步增加。因此，在將來線間電容將對半導(dǎo)體集成電路的讀取速度有較大影響。在這種情況下，本發(fā)明將更加有效。
在以上描述中，每個防干擾電路W1-W4都是由與非電路NAND1-NAND4構(gòu)成的。但正如圖10的第一種變型所示，每個防干擾電路W11-W41可由2輸入或非電路和反相器構(gòu)成?；蚍请娐返妮斎攵朔謩e接相鄰緩沖電路B11-B51的輸出上?；蚍请娐返妮敵鼋臃聪嗥鞯妮斎攵恕Ａ硗?，如在圖11所示的變型中，每個防干擾電路W12-W42可由異或電路構(gòu)成。異或電路的輸入端如圖5的第一實施例那樣，接到相鄰緩沖電路B11-B51的節(jié)點a-e上。在此情況下，當輸入信號IN1-IN5的其中唯一一個被啟動作為解碼信號時，防干擾電路W11-W41或W12-W42與防干擾電路W1-W4相同的方式工作。
防干擾電路的電路結(jié)構(gòu)并不局限于上述結(jié)構(gòu)。如圖6A-6I所示，電路結(jié)構(gòu)也可采用當選擇信號線切換到“高”電平時夾有一個選定的信號線并設(shè)為“高”電平的屏蔽線中唯一的一個。
下面，參考圖12描述根據(jù)本發(fā)明第二實施例的半導(dǎo)體集成電路。圖12示出第二實施例中半導(dǎo)體集成電路的截面圖，它包括信號線F3-F5、屏蔽線S31A和S31B，以及S41A和S41B。
在圖12中，在第一配線區(qū)4中形成信號配給F3-F5和屏蔽配線S31A和S41A。另外，在第二配線區(qū)5中形成屏蔽線圖形S31B和S41B。屏蔽線S31A和S41A分別經(jīng)觸點3接屏蔽線圖形S31B和S41B。觸點3可由諸如鋁或?qū)щ姸嗑Ч璧慕饘傩纬伞?br> 在此結(jié)構(gòu)中，線間電容Cs205為信號線F3和屏蔽線S31A之間的電容。層間電容Cdf32為信號線F3與半導(dǎo)體襯層1之間的電容。與之類似，線間電容Cs206-Cs208分別為相鄰的兩個信號線F4和F5以及屏蔽線S31A和S41A之間的電容。另外，層間電容Cdf42為信號線F4與半導(dǎo)體襯層1之間的電容，而層間電容Cdf52為信號線F5與半導(dǎo)體襯層1之間的電容。
信號線F4在其兩端上被屏蔽線S31A和S41A屏蔽。此外，信號線F4在垂直方向被屏蔽線圖形S31B和S41B屏蔽。此外，屏蔽效果高于圖8所示的結(jié)構(gòu)。另外，層間電容Cdf32-Cdf52是在信號線F3-F5與經(jīng)裂縫的半導(dǎo)體襯層1之間形成的。因此，層間電容Cdf32-Cdf52可做得非常小。當采用屏蔽線S1-S4時，所示結(jié)構(gòu)中的層間電容對啟動速度有支配作用。因此，信號線的啟動速度可做得較高。
在此結(jié)構(gòu)中，屏蔽線S31A和S41A的層間電容較大，從而對信號線F4和F5的層間電容產(chǎn)生不平衡。但所啟動的信號線的啟動速度可增加得更多。此時，需要調(diào)節(jié)緩沖電路和防干擾電路的每個晶體管的電流驅(qū)動能力，并調(diào)節(jié)信號線的配線電阻和屏蔽線的配線電阻。
另外，圖13示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體集成電路的結(jié)構(gòu)。圖13，在第一配線區(qū)4中形成信號線F3-F5以及屏蔽線S32A和S42A。在第二配線區(qū)5中形成屏蔽線圖形S42B，并在第三配線區(qū)6形成屏蔽線圖形S32B。另外，屏蔽線S32A和S42A分別經(jīng)觸點31和32接屏蔽線圖形S32B和S42B。
在這種結(jié)構(gòu)中，線間電容Cs305是在信號線F3和屏蔽線S32A之間的。與之相似，線間電容Cs306-Cs308是在兩個信號線F4和F5與屏蔽線S32A和S42A之間的。信號線F4在其兩端是由屏蔽線S32A和S42A屏蔽的。此外，信號線F4由屏蔽線圖形S32B和S42B在垂直方向上完全從半導(dǎo)體襯層1上屏蔽開來。因此，信號線F4的層間電容可小到忽略層間電容的程度。因此，由于當形成屏蔽線時層間電容對啟動速度有支配作用，故信號線的啟動速度可進一步提高。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體集成電路，可以使信號線的啟動速度得以提高。具體講，當啟動了輸入信號中優(yōu)選的一個作為解碼信號時，同相切換信號線和夾有選定的信號線的屏蔽線。這樣，每個屏蔽線與啟動的信號線之間的線間電容很小，從而使啟動速度提高。
另外，對啟動速度有決定性影響的信號線的線間電容可以很小。因此，信號線的啟動速度可進一步提高。
另外，可以用具有小面積的驅(qū)動電路而不是用具有大面積的驅(qū)動電路來驅(qū)動信號線。
權(quán)利要求
1．一種半導(dǎo)體集成電路，包括多個信號線；多個屏蔽線，其每一個都安置在所述多個信號線的相鄰兩個信號線之間；連在所述多個屏蔽線上的防干擾部分，用于將防干擾信號加到靠近所述多個信號線的特定一個信號線的所述多個屏蔽線的兩個屏蔽線上，該防干擾信號切換成與加到所述特定信號線上的輸入信號具有相同相位。
2．如權(quán)利要求1的半導(dǎo)體集成電路，其中多個所述輸入信號被加到所述多個信號線上，且當所述多個輸入信號被切換時，所述多個輸入信號只有一個被切換。
3．如權(quán)利要求1的半導(dǎo)體集成電路，其中所述防干擾部分包括多個分別連到所述屏蔽線上的防干擾電路。
4．如權(quán)利要求3的半導(dǎo)體集成電路，其中所述多個防干擾電路的每一個都包括一個與非門電路，它具有兩個連到與所述防干擾電路對應(yīng)的所述屏蔽線相鄰的所述多個信號線的兩個信號線上的輸入端，以接收所述輸入信號的反相信號，該電路還具有一個接在所述對應(yīng)屏蔽線上的輸出端。
5．如權(quán)利要求3的半導(dǎo)體集成電路，其中所述多個防干擾電路包括或非門電路，它具有兩個連到與所述防干擾電路對應(yīng)的所述屏蔽線相鄰的所述多個信號線的兩個信號線上的輸入端；以及一個反相器，連在所述或非門電路的輸出端和所述對應(yīng)屏蔽線上。
6．如權(quán)利要求3的半導(dǎo)體集成電路，其中所述所述多個防干擾電路包括一個異或門電路，它具有兩個連到與所述防干擾電路對應(yīng)的所述屏蔽線相鄰的所述多個信號線的兩個信號線上的輸入端，以接收所述輸入信號的反相信號，它還具有一個接在所述對應(yīng)屏蔽線上的輸出端。
7．如前述權(quán)利要求1-6任意一個所述的半導(dǎo)體集成電路，其中在半導(dǎo)體襯層上形成的絕緣膜上提供了所述多個信號線和所述多個屏蔽線，其中所述多個信號線的每個信號線都是由在所述信號線一端或兩端上的所述多個屏蔽線的相鄰的一個或兩個屏蔽線屏蔽的。
8．如權(quán)利要求7的半導(dǎo)體集成電路，其中在所述半導(dǎo)體襯層上形成的所述絕緣膜的同樣的第一層上提供了所述多個信號線和所述多個屏蔽線；其中所述半導(dǎo)體集成電路還包括多個在所述半導(dǎo)體襯層和所述第一層之間的同樣的第二層上提供的第一屏蔽配線圖形；其中所述多個屏蔽配線分別連接到所述多個第一屏蔽配線圖形上。
9．如權(quán)利要求7的半導(dǎo)體集成電路，其中在所述半導(dǎo)體襯層上形成的所述絕緣膜的同樣的第一層上提供了所述多個信號線和所述多個屏蔽線，并且其中所述半導(dǎo)體集成電路還包括在所述半導(dǎo)體襯層和所述第一層之間同樣的第二層上提供的多個第一屏蔽線圖形；在所述半導(dǎo)體襯層和所述第二層之間的同樣的第三層上提供的多個第二屏蔽線圖形；其中所述多個屏蔽線的每一屏蔽線交替地連接到所述多個第一屏蔽線圖形和所述多個第二屏蔽線圖形之一上。
10．如權(quán)利要求9的半導(dǎo)體集成電路，其中，與夾有所述多個信號線的特定一個信號線的所述屏蔽線相對應(yīng)，提供所述第一屏蔽線圖形和所述第二屏蔽線圖形，以將所述特定信號線從所述半導(dǎo)體襯層上屏蔽開。
11．如前述權(quán)利要求1-7任一權(quán)利要求的半導(dǎo)體集成電路，其中所述多個輸入信號是在復(fù)位到預(yù)定電平之后新提供的。
12．一種在半導(dǎo)體集成電路中提高信號線的啟動速度的方法，包括步驟提供多個信號線；以及當在所述多個信號線上加有多個輸入信號時，由夾著未連接到預(yù)定電位的所述特定信號線的第一和第二屏蔽線將所述多個信號線之一從其它所述的多個信號線上屏蔽開，這樣，僅有所述多個信號線的所述特定信號線被啟動。
13．如權(quán)利要求12的方法，其中所述屏蔽步驟包括減小所述特定信號線與所述第一和第二屏蔽線的每個屏蔽線之間的線間電容。
14．如權(quán)利要求13的方法，其中所述減小線間電容的步驟包括將具有與加到所述特定信號線上的所述輸入信號具有相同相位的防干擾信號加到所述相鄰的第一和第二屏蔽線上。
15．如權(quán)利要求12的方法，其中所述屏蔽步驟還包括將所述特定信號線與半導(dǎo)體襯層屏蔽開。
16．如權(quán)利要求15的方法，其中所述將特定信號線與半導(dǎo)體襯層屏蔽開的步驟包括在所述特定信號線與所述半導(dǎo)體襯層之間提供分別連接在所述第一和第二屏蔽線上的第一和第二屏蔽線圖形。
17．如權(quán)利要求16的方法，其中在所述半導(dǎo)體襯層上形成的絕緣膜的同樣的第一層上提供所述特定信號線和所述第一和第二屏蔽線，并且，其中所述提供第一和第二屏蔽線圖形的步驟包括在所述半導(dǎo)體襯層與所述第一層之間的同樣的第二層上提供所述第一和第二屏蔽線圖形。
18．如權(quán)利要求16的方法，其中在所述半導(dǎo)體襯層上形成的絕緣膜的同樣的第一層上提供所述特定信號線和所述第一和第二屏蔽線，并且其中提供第一和第二屏蔽線圖形的步驟包括在所述半導(dǎo)體襯層和所述第一層之間的第二層上提供所述第一屏蔽線圖形；以及在所述半導(dǎo)體襯層和所述第二層之間的第三層上提供所述第二屏蔽線圖形。
19．如權(quán)利要求12的方法，其中還包括在所述多個輸入信號新加到所述多個信號線之前將所述多個輸入信號復(fù)位到預(yù)定電平的步驟。
全文摘要
一種半導(dǎo)體集成電路,包括多個信號線和多個屏蔽線,其每一個都安置在多個信號線的相鄰兩個信號線之間。防干擾部分接在多個屏蔽線上,并將防干擾信號加到靠近多個信號線的特定一個信號線的多個屏蔽線中的兩個線上。防干擾信號被切換到與加到特定信號線的輸入信號具有相同相位的程度上。
文檔編號H01L21/70GK1226105SQ9910183
公開日1999年8月18日 申請日期1999年1月26日 優(yōu)先權(quán)日1998年1月26日
發(fā)明者大久保三良 申請人:日本電氣株式會社