專利名稱：超密集動態(tài)隨機(jī)存取存儲單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到集成電路存儲器，更具體地說是涉及到動態(tài)隨機(jī)存取存儲單元結(jié)構(gòu)及其制造方法。
根據(jù)眾所周知的“Moore法則”，集成電路(IC)的密度規(guī)模大約每18-24個月增加一倍。IC制造廠家承認(rèn)必須以這種速度來不斷地提高集成度。制造廠家僅僅利用更精細(xì)的光刻技術(shù)來線性地縮小IC上的圖形尺寸，無法達(dá)到對密度的必要提高。由于只有某些圖形能夠從一代IC逐代按比例縮小，而其它圖形僅僅能夠按光刻尺度降低的幾分之一縮小，故必須做出其它的改變。
形成在晶片半導(dǎo)體表面最初幾層中的部件通常以最小光刻特征尺度F即最小光刻尺度F為度量單位。最小光刻尺度F定義為能夠借助于使晶片上的光刻膠層通過掩模曝光、使光刻膠顯影、清除被顯影或未被顯影的光刻膠部分、然后腐蝕晶片未被覆蓋的區(qū)域的光刻工藝而確定圖形的最小長度單位。
制造廠家選擇最小特征尺寸作為各代被生產(chǎn)的IC的“基本尺度”。根據(jù)光刻工藝的多個因素來確定基本尺度，這些因素是掩模制造、光源、光源與晶片之間的光學(xué)元件、和光刻膠的性質(zhì)，以及待要執(zhí)行的最關(guān)鍵的腐蝕步驟的精度?；境叨鹊拇_定還必須考慮到光刻工藝在所希望的晶片范圍內(nèi)確定圖形的可靠性以及在所希望的工藝設(shè)備維修期內(nèi)不發(fā)生差錯地工作的可靠性。在選擇了特定一代IC的基本尺度之后，就無法用光刻工藝來確定任何小于基本尺度的圖形。如此處所用的那樣，術(shù)語“最小特征尺寸F”和“最小光刻圖形尺度F”被稱為此處所述的選定的基本尺度。
根據(jù)最小光刻尺度減小了尺寸的DRAM單元結(jié)構(gòu)，由于比僅僅減小基本尺度來說更多地提高了集成規(guī)模而特別有優(yōu)點(diǎn)。此外，即使特定一代IC的最小光刻尺度F沒有減小，DRAM單元所占據(jù)的面積的明顯減小，就最小光刻尺度(F2)而言，也能夠提高與“Moore法則”一致所需的集成規(guī)模。
諸如美國專利No.5264716和5360758所述的某些現(xiàn)有的深溝槽DRAM單元設(shè)計，組合有多晶硅填充的深溝槽作為儲存電容器，被稱為掩埋條的深溝槽外擴(kuò)散電連接到位于緊靠單晶硅襯底表面下方的淺阱中的隔離柵場效應(yīng)晶體管(IGFET)的漏。在這種結(jié)構(gòu)中，來自掩埋條的外擴(kuò)散的邊沿非?？拷麵GFET的溝道區(qū)(通常小于最小光刻尺度F)。此外，由于來自深溝槽內(nèi)部的摻雜劑離子外擴(kuò)散形成掩埋條的方式，外擴(kuò)散摻雜分布沿溝槽到溝道區(qū)的方向延伸。條和溝槽到IGFET溝道區(qū)的接近，傾向于使這種存儲單元的n型IGFET的閾值電壓VT減小。為了將閾值電壓Vt恢復(fù)到所希望的水平，用離子注入到IGFET所在的淺阱，使之成為高摻雜劑濃度。但高的阱摻雜劑濃度大幅度增加了結(jié)漏電、亞閾值電壓漂移和IGFET的襯底敏感性。
T.Ozaki等人的題為“用于1千兆位DRAM的具有瓶狀電容器的0.228平方微米溝槽單元工藝”的論文(見IEDM Digest of TechnicalPapers,1995,pp.661-664)，描述了所提出的尺度為6F2的DRAM單元設(shè)計。這一提出的單元設(shè)計與上述的深溝槽DRAM單元設(shè)計的相似之處是，除了在Ozaki等人論文所述的設(shè)計要求表面條而不是掩埋條之外，從深溝槽儲存電容器通過傳送器件到位線接觸的導(dǎo)電路徑基本上是直線。
為了獲得小的單元尺寸，Ozaki等人論文所述的設(shè)計要求深溝槽儲存電容器的邊沿非?？拷刂茊卧獋魉推骷臇艑?dǎo)體。因而，在確定深溝槽和柵導(dǎo)體的掩模的定位過程中發(fā)生的誤差(即使是重疊公差之內(nèi)的誤差)，能夠明顯地減小溝道寬度和/或阻止形成深溝槽與溝道之間的表面條。因此，現(xiàn)有的工藝公差對完成Ozaki等人論文所述的設(shè)計，設(shè)置了很大的障礙。此外，這種溝道縮短錯誤的高發(fā)幾率要求高的阱摻雜劑濃度來克服預(yù)期的短溝道效應(yīng)，如上所述，這會導(dǎo)致不希望有的器件退化。隨著集成度的提高，需要一種新的結(jié)構(gòu)用來從IGFET的溝道區(qū)進(jìn)一步清除條和存儲單元的溝槽區(qū)。以這種方式，能夠降低IGFET中的摻雜劑濃度，從而降低結(jié)電容并改善器件特性。
1998年1月15日提出的題為“具有實(shí)質(zhì)隔離體的晶體管及其制造方法”的普通轉(zhuǎn)讓的美國專利申請(Attorney Docket No.FI9-97-226)，描述了一種制作在淺溝槽隔離(STI)區(qū)側(cè)壁上的半導(dǎo)體材料臺面區(qū)中的場效應(yīng)晶體管(FET)結(jié)構(gòu)。臺面區(qū)基本上與半導(dǎo)體襯底電隔離。此處將此專利申請列為參考。
1998年1月15日提出的題為“半導(dǎo)體集成電路”的普通轉(zhuǎn)讓的美國專利申請(Attorney Docket No.FI9-97-270)，描述了一種制作在基本上連續(xù)的臺面區(qū)中的自連接有源半導(dǎo)體器件結(jié)構(gòu)。諸如上面引用的專利申請No.FI9-97-226所述的FET器件，可以制造在例如臺面區(qū)中作為有源半導(dǎo)體器件。此處將此專利申請列為參考。
因此，本發(fā)明的目的是提供一種就最小光刻尺度而言占據(jù)晶片表面較小面積的DRAM的單元結(jié)構(gòu)。
本發(fā)明的另一目的是提供一種超密集DRAM陣列結(jié)構(gòu)。
本發(fā)明的又一目的是提供一種用單一工序制造DRAM單元及其相關(guān)支持器件的方法。
本發(fā)明的再一目的是提供一種DRAM存儲單元結(jié)構(gòu)，其中條與存取晶體管溝道區(qū)之間的距離正比地增加。
本發(fā)明的另一目的是提供一種DRAM的單元結(jié)構(gòu)，利用它可以根據(jù)條非?？拷鼫系赖那闆r而降低IGFET器件中的摻雜劑濃度。
本發(fā)明的又一目的是提供一種具有降低了的結(jié)電容的DRAM單元結(jié)構(gòu)。
本發(fā)明的半導(dǎo)體存儲單元提供了這些和其它的目的。因此，根據(jù)本發(fā)明構(gòu)成的半導(dǎo)體存儲單元包括制作在襯底中腐蝕的溝槽中的儲存電容器、制作在延伸于深溝槽外圍的大致弧形上的基本上電隔離的臺面區(qū)中的傳送器件、將傳送器件電連接于儲存電容器的掩埋條，其中的傳送器件包括位于從掩埋條取出的弧形位置處的受控導(dǎo)電溝道。
受控導(dǎo)電溝道最好位于不存在到掩埋條的直線導(dǎo)電路徑的位置處。傳送器件最好是具有一對分別連接于掩埋條和位線接觸的源漏區(qū)以及構(gòu)成受控導(dǎo)電溝道的溝道區(qū)的隔離柵場效應(yīng)晶體管(IGFET)型的。
在最佳實(shí)施例中，條和位線接觸在彼此跨越溝槽的弧形位置處被電連接到臺面區(qū)。
重要的是，襯底上的單元所占據(jù)的面積最好是4.5F2或更小，其中F被定義為最小光刻特征尺寸。此外，最好在深溝槽占據(jù)的面積大于或等于大約F2時實(shí)現(xiàn)這一優(yōu)點(diǎn)。
本發(fā)明的另一最佳實(shí)施例是半導(dǎo)體單元陣列結(jié)構(gòu)，它包括各具有制作在溝槽中的儲存電容器和制作在延伸于深溝槽外圍的大致弧形上的基本上電隔離的臺面區(qū)中的傳送器件的一組半導(dǎo)體存儲單元，其中臺面區(qū)將儲存電容器電連接于位線接觸，而淺溝槽隔離(STI)區(qū)部分地覆蓋各個溝槽并形成其上淀積柵導(dǎo)體的表面。
本發(fā)明還體現(xiàn)在制作半導(dǎo)體存儲單元的方法中，此方法包括下列步驟在包括單晶半導(dǎo)體的襯底中腐蝕的深溝槽中，制作儲存電容器；制作至少部分地覆蓋深溝槽的淺溝槽隔離(STI)區(qū)；在深溝槽的側(cè)壁中，制作條并使條外擴(kuò)散；在STI區(qū)和深溝槽的外表面上，制作第一隔離層；對單晶半導(dǎo)體進(jìn)行選擇性腐蝕；清除第一隔離層，以暴露位于深溝槽和STI區(qū)的外側(cè)壁上并電連接于條的單晶半導(dǎo)體的臺面區(qū)；在至少部分臺面區(qū)中調(diào)節(jié)摻雜劑濃度以形成溝道區(qū)和源/漏區(qū)；至少在溝道區(qū)上制作柵介質(zhì)；在溝道區(qū)上淀積柵導(dǎo)體；并對第一源/漏區(qū)制作位線接觸。
制造方法最好還包括在第一隔離層的暴露的側(cè)壁上制作第二隔離層的步驟；并在清除第一和第二隔離層之前，在半導(dǎo)體材料的暴露的表面上生長場氧化物。
此外，此方法最好還包括在生長場氧化物的襯底處注入摻雜劑離子的步驟。
制作條并使條外擴(kuò)散的步驟最好包括對包括儲存電容器的介電側(cè)壁的儲存電容器的上部進(jìn)行腐蝕、用高摻雜填充材料重新填充被腐蝕的部分的步驟；以及使摻雜劑離子從高摻雜填充材料外擴(kuò)散進(jìn)入深溝槽外面的襯底區(qū)中的步驟。
最后，源/漏區(qū)最好制作在位于深溝槽和STI區(qū)總體的第一和第三外側(cè)壁上的部分臺面區(qū)中，而溝道區(qū)制作在位于第二外側(cè)壁上的部分臺面區(qū)中，其中第一和第二側(cè)壁鄰接，且第二和第三側(cè)壁鄰接。
本發(fā)明還體現(xiàn)在制作半導(dǎo)體存儲器陣列中的多個存儲單元的方法中，此方法包括下列步驟在包括單晶半導(dǎo)體的襯底中腐蝕的深溝槽中，制作儲存電容器；制作至少部分地覆蓋一組深溝槽中的各個深溝槽的淺溝槽隔離(STI)區(qū)；在各個深溝槽的側(cè)壁中，制作掩埋條并使掩埋條外擴(kuò)散；在STI區(qū)和深溝槽的外表面上，制作第一隔離層；對單晶半導(dǎo)體進(jìn)行選擇性腐蝕；清除第一隔離層，以暴露位于深溝槽和STI區(qū)總體的外側(cè)壁上并電連接于各個所述掩埋條的單晶半導(dǎo)體的臺面區(qū)；將臺面區(qū)分割成不連續(xù)的部分，使每個部分至多連接于二個掩埋條；在至少部分臺面區(qū)中調(diào)節(jié)摻雜劑濃度以形成各個深溝槽的傳送器件，各個傳送器件具有溝道區(qū)和源/漏區(qū)；至少在溝道區(qū)上制作柵介質(zhì)；在溝道區(qū)上淀積柵導(dǎo)體；以及對各個源/漏區(qū)制作位線接觸。
在此實(shí)施例中，最好用修整掩模并腐蝕掩模所確定的區(qū)域的方法來執(zhí)行分割步驟。


圖1剖面圖示出了根據(jù)本發(fā)明制作的DRAM單元和支持器件的結(jié)構(gòu)。
圖2俯視圖示出了根據(jù)本發(fā)明制作的DRAM單元和支持器件的結(jié)構(gòu)。
圖3俯視圖示出了根據(jù)本發(fā)明一個實(shí)施例制作的具有開放位線構(gòu)造的一組DRAM單元的結(jié)構(gòu)。
圖4俯視圖示出了根據(jù)本發(fā)明另一個實(shí)施例制作的也具有開放位線構(gòu)造的一組DRAM單元的結(jié)構(gòu)。
圖4A俯視圖示出了根據(jù)本發(fā)明制作的一組DRAM單元的表面尺寸。
圖5俯視圖示出了根據(jù)本發(fā)明又一個實(shí)施例制作的具有折疊位線構(gòu)造的一組DRAM單元的結(jié)構(gòu)。
圖6-13剖面圖示出了制造根據(jù)本發(fā)明的DRAM單元和支持器件的各個步驟。
圖1剖面圖示出了本發(fā)明的第一實(shí)施例。圖1所示的是半導(dǎo)體存儲單元10及鄰接于它的外圍區(qū)的開關(guān)器件20。存儲單元包括制作在深溝槽14中的儲存電容器12，它與半導(dǎo)體襯底11表面附近的頸圈介質(zhì)15和延伸于頸圈介質(zhì)15底部(未示出)下方的節(jié)點(diǎn)介質(zhì)(未示出)連接。存儲單元10還包括位線接觸17、位于臺面區(qū)18中的傳送器件22、和將儲存電容器12電連接于臺面區(qū)18的條16。由于條16位于制作傳送器件22的臺面區(qū)18的下方，故可稱為“掩埋條”。部分地覆蓋著深溝槽14的是淺溝槽隔離(STI)區(qū)24。
圖2俯視圖示出了襯底表面21上的存儲單元10和開關(guān)器件20。如圖2所示，STI區(qū)24部分地覆蓋深溝槽14和頸圈介質(zhì)15。臺面區(qū)18位于深溝槽14和STI區(qū)24的外側(cè)壁上，并延伸于深溝槽14外圍的大致弧形上。柵導(dǎo)體26覆蓋STI區(qū)24和臺面區(qū)18的溝道區(qū)40。位于溝道區(qū)40外面的部分臺面區(qū)18組成傳送器件22的源/漏區(qū)。在這樣形成的傳送器件的源/漏區(qū)中，條16和接觸導(dǎo)體17鄰接臺面區(qū)18。位于緊離溝道區(qū)40附近的臺面區(qū)18暴露的頂面，最好用熟知的在臺面區(qū)18的暴露部分上淀積金屬并退火以形成化合物的方法，轉(zhuǎn)變成金屬化合物，例如硅化鎢，以便降低電阻。
可以理解的是，用從條16到接觸17通過位于與溝道區(qū)22相反的STI區(qū)24的外側(cè)壁上的溝道區(qū)41的路徑，制作第二傳送器件23。當(dāng)用于DRAM器件時，可以理解第二傳送器件23的器件特性與第一傳送器件22一致，因而可用來提供防止某些失效機(jī)制的內(nèi)置冗余。此外，第二傳送器件23提高了進(jìn)出儲存電容器12的電流量。
與存儲單元10相似，開關(guān)器件20最好包括位于臺面區(qū)30中的隔離柵場效應(yīng)晶體管(IGFET)22a。臺面區(qū)30制作在STI區(qū)34的外側(cè)壁上，并最好繞STI區(qū)34的實(shí)質(zhì)外圍延伸。柵導(dǎo)線32在溝道區(qū)44和46處覆蓋STI區(qū)34和臺面區(qū)30。進(jìn)出外部電路(未示出)的信號通過接觸導(dǎo)體36和38輸入或輸出到開關(guān)器件20。正如臺面區(qū)18，臺面區(qū)30的暴露的頂面最好用熟知的方法轉(zhuǎn)變成諸如硅化鎢的金屬化合物。正如DRAM的情況，圖2所示的開關(guān)器件包括并聯(lián)連接的二個IGFET器件22a和23a。由于二個器件22a和23a比一個器件荷載的電流更大，故能夠得到更快的開關(guān)時間。作為變通，可以用恰當(dāng)?shù)男拚谀⒍€器件分隔開，從而進(jìn)一步提高電流密度。
可以理解的是，制作在臺面區(qū)18和30中的晶體管結(jié)構(gòu)，由于條16或接觸導(dǎo)體17分別與溝道區(qū)40(圖2)之間，或者接觸導(dǎo)體36和38與溝道區(qū)44和46之間具有成比例地大的間隔，而具有優(yōu)越的抗短溝道效應(yīng)性。此外，由于臺面區(qū)18和30延伸于深溝槽14和STI區(qū)24外圍的大致弧形上，故在掩埋條16與溝道區(qū)40之間不存在直線導(dǎo)電路徑。因此，得到了良好的抗短溝道效應(yīng)性。改善了的抗短溝道效應(yīng)性使得能夠任意地將柵導(dǎo)體27的寬度減小到亞光刻尺度，以便提高IGFET的溝道形狀比(W/L)。
圖3示出了本發(fā)明的實(shí)施例，其中一組存儲單元10排列成開放位線陣列圖形。如圖3所示，存儲單元排列成各具有四個單元的規(guī)則圖形的單元組中。如圖3所示，組Ⅰ和Ⅱ上半部的各二個單元，被位線48交叉并共用同一個位線接觸，而組Ⅰ和Ⅱ下半部的各二個單元，被位線49交叉并共用同一個位線接觸，在組Ⅰ中，示于圖3所示的上部中的單元共用位線接觸17a，而示于圖3中組Ⅰ下部的單元共用位線接觸17b。STI區(qū)24部分地覆蓋各個單元組Ⅰ或Ⅱ中的四個單元的外圍區(qū)，而各個組Ⅰ和Ⅱ中的單元之間的中心區(qū)被最好用熱氧化襯底半導(dǎo)體材料的方法制作的場氧化物50覆蓋。
位線48和49以最佳間距(相鄰位線的周期)2F制作。為了能夠減小同一個位線接觸例如接觸17a所用的二個溝槽之間的距離，位線接觸17a和17b最好以無邊界的方式，即對溝槽頸圈15和隔離區(qū)24無邊界的方式制作。在共同轉(zhuǎn)讓的題為“在相鄰溝槽之間具有亞光刻間距的半導(dǎo)體存儲陣列及其制造方法”的與AttorneyDocketNo.FI9-97-172同時提出的編號待定的美國專利申請中，描述了有利地將溝槽14之間的間距降低到亞光刻尺度的相移光刻技術(shù)，此處將其應(yīng)用列為參考。
圖4示出了一個變通的開放位線陣列實(shí)施例，其中STI區(qū)25位于一組四個存儲單元的中心。在此實(shí)施例中，臺面區(qū)18不像圖3所示的實(shí)施例那樣一直繞溝槽14延伸。而是終止于外端52，致使制作在臺面區(qū)18中的IGFET器件從外端52延伸到位線接觸，例如延伸到圖4的左上單元中的位線接觸17a。STI區(qū)25的中心位置和臺面區(qū)18到各組四個單元中的溝槽14的外向側(cè)的縮短，提供了單元之間的更好隔離和更高的抗寄生性。
如可以理解的，由此處公開的結(jié)構(gòu)和方法得到的各個DRAM存儲單元的尺寸，就最小特征尺寸F而言是極端小的。圖4A示出了四個單元組成的相鄰組中的特征尺寸，其中各組的單元具有基本上如上述圖4所示的結(jié)構(gòu)。如圖4A所示，單元組100，包括四個DRAM單元，被示為占據(jù)方塊101中的面積。深溝槽14以最小特征尺寸F被確定在各側(cè)上，并相對于單元組100中的其它深溝槽以1F的間距定位。深溝槽14與鄰近單元組的其它深溝槽鄰接處，例如單元組100和108的深溝槽110和112，沿位線方向(x方向)的間距最好從1F提高到1.5F，以便更好地防止各個單元的晶體管之間的不希望有的影響。這一措施由于希望只使用場氧化物來隔離器件而是有利的。但不要求將深溝槽以增大的間距放置，其中這種單元只用場氧化物來隔離，且若有需要，能夠?qū)㈤g距減小到1F。
因此，在計算各個DRAM單元占據(jù)的面積時，圖4A中各個單元組100的尺度沿y方向被示為4F，而沿x方向被示為4F-4.5F(依賴于是否希望在相鄰單元組的單元110和112之間增大間距)。每四個單元組占據(jù)的面積則為16F2或可選的增大間距時的18F2。除以4，可見各個DRAM單元的尺寸為4F2或可選的增大間距時的4.5F2。
再參照圖3，可以理解其中所示的單元組Ⅰ和Ⅱ的深溝槽14之間的間距是相同的而且適用相同的尺度計算。
圖5示出了本發(fā)明的實(shí)施例，其中各單元被組合成具有折疊位線構(gòu)造的存儲陣列。在此實(shí)施例中，不像開放位線構(gòu)造(圖3和4)中的位線48那樣，位線54、56、58和60不相繼地訪問每對單元。而是每隔一對單元位線訪問一次。如圖5所示，位線54只訪問單元A和B，而不訪問單元E和F。同樣，位線56不訪問單元A和B，而訪問單元E和F。位線58訪問單元C和D，但不訪問單元G和H。最后，位線60不訪問單元C和D，但訪問單元G和H。
已經(jīng)描述了存儲單元10和開關(guān)器件20的結(jié)構(gòu)，現(xiàn)參照圖6-13來描述這些器件的制造工藝。參照圖6，首先借助于使淺阱注入劑進(jìn)入襯底11所希望的深度而制備襯底11。然后在半導(dǎo)體襯底11上最好生長可用腐蝕區(qū)分的半導(dǎo)體材料外延層12，使半導(dǎo)體襯底的原來的頂表面形成下面所述的待要執(zhí)行的腐蝕的腐蝕停止層。作為變通，若計時的腐蝕工序能夠恰當(dāng)?shù)乜刂?，則不需使用外延層12作為可腐蝕區(qū)分的層。
然后，在外延層12上依次淀積最好含有氧化物和氮化物的保護(hù)性襯墊13。用通過襯墊13、外延層12并進(jìn)入襯底11的反應(yīng)離子刻蝕(RIE)工藝，制作深溝槽14。根據(jù)不是本發(fā)明所獨(dú)有的熟知的工藝來執(zhí)行掩埋板、節(jié)點(diǎn)介質(zhì)的制作以及制作儲存電容器過程中的深溝槽導(dǎo)電填充物的制作。
制作頸圈介質(zhì)15，并用多晶硅之類的材料填充深溝槽14。頸圈15和填充材料被開凹槽到掩埋條凹下深度64。隨即用相對于襯底11的附近淺阱區(qū)(線63以上)而言摻雜濃度很高的摻雜材料，重新填充溝槽。重新填充的材料為溝槽14與制作在襯底11中的器件之間的掩埋條的形成供給摻雜離子。襯底的最佳材料是高摻雜的硅11，而對于外延層是本征/輕摻雜硅、硅鍺、或碳化硅，使襯底11形成相對于外延層12的腐蝕停止層。頸圈介質(zhì)的最好材料是氧化硅。
參照圖7-8，頸圈介質(zhì)15被相應(yīng)地開凹槽。然后在襯墊上制作淺溝槽光刻膠圖形66。用RIE工藝將淺溝槽腐蝕進(jìn)入襯底11，深度65大于掩埋條凹下深度64，并用介電材料，最好是氧化硅填充淺溝槽，以形成淺溝槽隔離(STI)區(qū)24。
參照圖9，用對氧化物和硅有選擇性的濕法腐蝕方法，剝離光刻膠并清除襯墊13。淀積共形材料最好是氮化硅(Si3N4)層，并用例如RIE方法進(jìn)行各向異性即方向性腐蝕，以便在STI區(qū)24和溝槽多晶硅填充物70的側(cè)壁上形成側(cè)壁隔離層68。
參照圖10，然后用RIE對外延層12進(jìn)行各向異性即方向性腐蝕，以便在第一側(cè)壁隔離層68下方形成臺面區(qū)18和30。借助于控制側(cè)壁隔離層68的寬度，臺面區(qū)最好制作成沿襯底11表面的厚度僅僅為數(shù)百埃。淀積共形材料例如氮化硅層，并用RIE進(jìn)行各向異性即方向性腐蝕，以便形成包圍并保護(hù)臺面區(qū)18和30的暴露側(cè)壁的第二側(cè)壁隔離層72。
然后如圖11所示，在襯底11的暴露部分上生長熱氧化物74，用來隔離臺面區(qū)18和30。再如圖12所示，用對硅和氧化物有選擇性的濕法腐蝕方法，清除第一和第二側(cè)壁隔離層68和72，并生長即淀積可能成為犧牲氧化物層或柵介質(zhì)的介電層76。
然后執(zhí)行離子注入，以便在臺面區(qū)18和30中形成載流子類型和濃度不同的區(qū)域?？梢岳斫獾氖牵捎谥谱髟谕庋訉?2中的臺面區(qū)18和30的摻雜濃度被獨(dú)立于襯底11的摻雜濃度而控制，故可以不要求或不希望分立的源/漏注入劑和溝道注入劑。例如，柵導(dǎo)體26和32(圖13)可以淀積在介電層76覆蓋的臺面區(qū)18和30上，然后用適當(dāng)?shù)膿诫s劑離子注入到臺面區(qū)18和30的暴露部分，以便在其中形成源/漏區(qū)。作為變通，在淀積柵導(dǎo)體26和32之前，可以用一種類型的摻雜劑離子注入到臺面區(qū)18和30以形成n型或p型區(qū)。然后剝離介電層76(亦即犧牲氧化物)，并在臺面區(qū)18和30上淀積即生長適當(dāng)?shù)臇沤橘|(zhì)。一旦淀積了柵導(dǎo)體26和32，可以在臺面區(qū)18和32的其余部分上再淀積即生長介電層76a作為犧牲氧化物，并可借助于注入另一種類型的離子，對源/漏區(qū)進(jìn)行反摻雜，以形成相反類型的區(qū)域(亦即分別為p型或n型)。
在諸如圖4所示的存儲器陣列實(shí)施例中，柵導(dǎo)體27構(gòu)成陣列的字線(WL)。柵導(dǎo)體27最好制作成使柵導(dǎo)體27的寬度為亞光刻尺度，亦即小于最小光刻特征尺寸F，并最好是約為0.5F。為了制作這種亞極小寬度的柵導(dǎo)體27，可以用光刻工藝確定具有1F窗口的芯棒(未示出)，然后在芯棒上制作(用淀積共形層接著進(jìn)行各向異性即方向性腐蝕的方法)側(cè)壁隔離層，并接著在側(cè)壁隔離層之間的變窄了的窗口中淀積柵導(dǎo)體。
雖然此處已根據(jù)其某些最佳實(shí)施例對本發(fā)明進(jìn)行了描述，但本技術(shù)領(lǐng)域的熟練人員可以理解，能夠做出許多修正和改進(jìn)而不超越所附權(quán)利要求所述的本發(fā)明的范圍與構(gòu)思。
權(quán)利要求
1．一種半導(dǎo)體存儲單元，它包含制作在腐蝕到襯底中的溝槽中的儲存電容器；制作在所述深溝槽外圍的大致弧形上的基本上電隔離的臺面區(qū)中的傳送器件，所述傳送器件具有與所述深溝槽的電互連。
2．權(quán)利要求1的半導(dǎo)體存儲單元，其中所述的傳送器件包括位于從所述電互連取出的所述弧形位置處的受控導(dǎo)電溝道。
3．權(quán)利要求2的半導(dǎo)體存儲單元，其中所述的電互連是掩埋條。
4．權(quán)利要求3的半導(dǎo)體存儲單元，其中所述的掩埋條位于與所述受控導(dǎo)電溝道不存在直線導(dǎo)電路徑的位置處。
5．權(quán)利要求4的半導(dǎo)體存儲單元，其中所述的傳送器件包含具有一對分別連接于所述掩埋條和位線接觸的源漏區(qū)以及組成所述受控導(dǎo)電溝道的溝道區(qū)的隔離柵場效應(yīng)晶體管(IGFET)。
6．權(quán)利要求1的半導(dǎo)體存儲單元，還包含位線接觸，其中所述位線接觸和所述電互連，在位于彼此交叉所述深溝槽的所述弧形處，被電連接到所述臺面區(qū)。
7．權(quán)利要求1的半導(dǎo)體存儲單元，其中襯底上被所述單元占據(jù)的面積小于或等于大約4.5F2，其中F被定義為最小光刻特征尺寸。
8．權(quán)利要求1的半導(dǎo)體存儲單元，其中襯底上被所述單元占據(jù)的面積小于或等于大約4.0F2，其中F被定義為最小光刻特征尺寸。
9．權(quán)利要求8的半導(dǎo)體存儲單元，其中被所述溝槽占據(jù)的面積大于或等于大約F2。
10．一種半導(dǎo)體單元陣列結(jié)構(gòu)，它包含一組半導(dǎo)體存儲單元，它們各具有制作在深溝槽中的儲存電容器和制作在延伸于所述深溝槽外圍的大致弧形上的基本上電隔離的臺面區(qū)中的傳送器件；以及用來隔離所述半導(dǎo)體存儲單元的裝置。
11．權(quán)利要求10的陣列結(jié)構(gòu)，其中所述隔離裝置包括淺溝槽隔離(STI)區(qū)，所述STI區(qū)部分地覆蓋深溝槽。
12．權(quán)利要求10的陣列結(jié)構(gòu)，其中單個STI區(qū)部分地覆蓋多個所述深溝槽。
13．權(quán)利要求11的陣列結(jié)構(gòu)，其中所述隔離裝置還包含場氧化物。
14．權(quán)利要求10的陣列結(jié)構(gòu)，還包含無源位線和有源位線，其中每對所述存儲單元組被所述有源位線和所述無源位線交叉。
15．權(quán)利要求14的陣列結(jié)構(gòu)，其中所述有源位線與相繼偶數(shù)間距處的存儲單元對接觸，而所述無源位線與相繼奇數(shù)間距處的存儲單元對接觸，以致所述位線形成折疊的位線構(gòu)造。
16．權(quán)利要求15的陣列結(jié)構(gòu)，其中所述無源位線和所述有源位線關(guān)于所述深溝槽對準(zhǔn)以對角線取向。
17．權(quán)利要求10的陣列結(jié)構(gòu)還包含多個位線，各個位線在每個相繼的間距處與存儲單元對接觸，以致所述位線形成一個開放的位線構(gòu)造。
18．一種制作半導(dǎo)體存儲單元的方法，它包含下列步驟在腐蝕到包括單晶半導(dǎo)體的襯底中的深溝槽中，制作儲存電容器；制作至少部分地覆蓋深溝槽的淺溝槽隔離(STI)區(qū)；在深溝槽的側(cè)壁中，制作條并使條外擴(kuò)散；在STI區(qū)和深溝槽的外表面上，制作第一隔離層；對單晶半導(dǎo)體進(jìn)行選擇性腐蝕；清除第一隔離層，以暴露位于深溝槽和STI區(qū)的外側(cè)壁上并電連接于條的單晶半導(dǎo)體的臺面區(qū)；在至少部分臺面區(qū)中調(diào)節(jié)摻雜劑濃度以形成溝道區(qū)和源/漏區(qū)；至少在溝道區(qū)上制作柵介質(zhì)；在溝道區(qū)上淀積柵導(dǎo)體；以及對第一源/漏區(qū)制作位線接觸。
19．權(quán)利要求18的方法還包括下列步驟在第一隔離層的暴露的側(cè)壁上制作第二隔離層；以及在清除所述第一和所述第二隔離層之前，在半導(dǎo)體材料的暴露的表面上生長場氧化物。
20．權(quán)利要求19的方法還包括在生長所述場氧化物的襯底處注入摻雜劑離子的步驟。
21．權(quán)利要求19的方法，其中所述制作條并使條外擴(kuò)散的步驟，最好包括對具有儲存電容器的介電側(cè)壁的所述儲存電容器的上部進(jìn)行腐蝕的步驟；用高摻雜的填充材料重新填充所述被腐蝕的部分的步驟；以及使摻雜劑離子從高摻雜的填充材料外擴(kuò)散進(jìn)入深溝槽外面的襯底區(qū)中的步驟。
22．權(quán)利要求19的方法，其中所述源/漏區(qū)制作在位于所述深溝槽和所述STI區(qū)總體的第一和第三外側(cè)壁上的部分所述臺面區(qū)中，而所述溝道區(qū)制作在位于第二外側(cè)壁上的部分所述臺面區(qū)中，其中所述第一和所述第二側(cè)壁鄰接，且所述第二和所述第三側(cè)壁鄰接。
23．一種制作半導(dǎo)體存儲器陣列中的多個存儲單元的方法，它包含下列步驟在腐蝕到包括單晶半導(dǎo)體的襯底中的深溝槽中，制作儲存電容器；制作至少部分地覆蓋一組深溝槽中的各個深溝槽的淺溝槽隔離(STI)區(qū)；在各個所述深溝槽的側(cè)壁中，制作掩埋條并使掩埋條外擴(kuò)散；在所述STI區(qū)和所述深溝槽的外表面上，制作第一隔離層；對單晶半導(dǎo)體進(jìn)行選擇性腐蝕；清除所述第一隔離層，以暴露位于所述深溝槽和所述STI區(qū)總體的外側(cè)壁上并電連接于各個所述掩埋條的單晶半導(dǎo)體構(gòu)成的臺面區(qū)；將所述臺面區(qū)分割成不連續(xù)的部分，使每個部分至多連接于二個掩埋條；在至少部分所述臺面區(qū)中調(diào)節(jié)摻雜劑濃度以形成各個所述深溝槽的傳送器件，各個所述傳送器件具有溝道區(qū)和源/漏區(qū)；至少在所述溝道區(qū)上制作柵介質(zhì)；在所述溝道區(qū)上淀積柵導(dǎo)體；以及對各個所述源/漏區(qū)制作位線接觸。
24．權(quán)利要求23的方法還包含在生長所述場氧化物的所述襯底處，注入摻雜劑離子的步驟。
25．權(quán)利要求23的方法，其中所述分割步驟，用對被修整掩模光刻確定的區(qū)域進(jìn)行腐蝕的方法來執(zhí)行。
全文摘要
半導(dǎo)體存儲單元的制作方法包含在深溝槽中制作儲存電容器；制作至少部分覆蓋深溝槽的淺溝槽隔離(STI)區(qū)；在深溝槽側(cè)壁中制作條并使條外擴(kuò)散；在STI區(qū)和深溝槽的外表面上制作第一隔離層；選擇性腐蝕清除第一隔離層，以暴露位于深溝槽和STI區(qū)外側(cè)壁上并電連接于條的臺面區(qū)；在至少部分臺面區(qū)中形成溝道區(qū)和源/漏區(qū)；至少在溝道區(qū)上制作柵介質(zhì)；在溝道區(qū)上淀積柵導(dǎo)體；以及對第一源/漏區(qū)制作位線接觸。
文檔編號H01L21/8242GK1238556SQ9910668
公開日1999年12月15日 申請日期1999年5月20日 優(yōu)先權(quán)日1998年6月8日
發(fā)明者海因茨·豪恩尼克施密德, 路易斯·L·胡, 杰克·A·曼得爾門 申請人:國際商業(yè)機(jī)器公司, 西門子公司