專(zhuān)利名稱：無(wú)窄溝道效應(yīng)的晶體管及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及溝槽隔離及其形成方法，特別是涉及采用埋入溝槽隔離中的導(dǎo)電屏蔽層的無(wú)窄溝道效應(yīng)的晶體管。
集成電路制造通常要求獨(dú)立的有源和無(wú)源電路元件在公共半導(dǎo)體芯片上形成彼此電隔離，從而通過(guò)使隔離的電路元件接觸的構(gòu)圖的表面金屬化制成所希望的電路連接。已經(jīng)提出了許多不同的技術(shù)，從結(jié)隔離到介質(zhì)隔離及其結(jié)合，以實(shí)現(xiàn)所希望的隔離。
隨著器件尺寸變小，器件密度增大，這就越來(lái)越難于建立有效的和可靠的隔離工藝以隔離有源器件。標(biāo)準(zhǔn)LOCOS工藝的限制已經(jīng)推動(dòng)對(duì)于新的隔離技術(shù)的研制和發(fā)展，溝槽隔離是有前途的技術(shù)，因?yàn)樗褂昧送耆既氲难趸铮⑶覜](méi)有鳥(niǎo)嘴，完全是平坦的，而且不經(jīng)受場(chǎng)氧化物變薄效應(yīng)。
隨著半導(dǎo)體存儲(chǔ)器件集成水平的增加，集成水平發(fā)展到尺寸為Gbit或更高的DRAM器件。由于Gbit單元器件的元件按比例縮小到0.20微米以下(即最小特征尺寸的0.1微米)，所以發(fā)生與晶體管的溝道寬度有關(guān)的問(wèn)題的可能性大大增加。
由于DRAM單元晶體管需要與DRAM密度和操作電壓無(wú)關(guān)的至少1V或更高的閾值電壓，所以溝道摻雜密度必須顯著增加，以便補(bǔ)償由晶體管尺寸的按比例縮小引起的閾值電壓的下降。

圖1示意性地表示柵長(zhǎng)度、摻雜密度和存儲(chǔ)器件密度等級(jí)之間的關(guān)系。如圖1所示，如果晶體管的溝道長(zhǎng)度為約0.1微米，則需要襯底摻雜密度至少為2×1018/cm-3，以便調(diào)節(jié)晶體管的閾值電壓在約1V的水平。如果溝道長(zhǎng)度進(jìn)一步減小，襯底摻雜密度必須增加。這種襯底摻雜密度的增加引起如下不希望的副效應(yīng)。
單元晶體管經(jīng)受由于高襯底摻雜引起的增加的結(jié)漏電流，和由有源寬度CD變化和增強(qiáng)的窄溝道效應(yīng)引起的嚴(yán)重閾值電壓變化。由于隧道現(xiàn)象而使擊穿電壓顯著下降并由此增加存儲(chǔ)節(jié)點(diǎn)的漏電流。高襯底摻雜密度增加了結(jié)容量并由此增加寄生電容和增加耗盡層電容。
而且，當(dāng)隔離間距按比例縮小到0.2微米以下時(shí)，將由鄰近漏E-場(chǎng)穿透效應(yīng)引起嚴(yán)重閾值電壓波動(dòng)。即當(dāng)淺槽隔離間隔按比例縮小到0.1微米以下時(shí)，從鄰近單元晶體管進(jìn)入側(cè)壁耗盡區(qū)的漏/源E場(chǎng)穿透將增加。漏/源E場(chǎng)穿透將導(dǎo)致在有源單元晶體管溝道中心附近勢(shì)壘(barrier)降低，并且閾值電壓將根據(jù)鄰近單元晶體管的結(jié)電壓而伏動(dòng)。因此，由于增加的閾值電壓變化，DRAM單元晶體管的閾值電壓變得很難隨著操作電壓下降而按比例縮小。對(duì)于低電壓操作DRAM，由于退化的飽和電流而使不可測(cè)量的(unscalable)閾值電壓將嚴(yán)重影響DRAM速度性能tRAC和tRCD。因此，為了滿足用于低電壓/功率和高速度操作的嚴(yán)格電氣要求，閾值電壓應(yīng)該按比例降低，同時(shí)最小化由有源寬度DC變化和窄溝道效應(yīng)引起的閾值電壓的變化。
鑒于上述問(wèn)題做出本發(fā)明，本發(fā)明旨在提供具有低摻雜襯底和與有源寬度無(wú)關(guān)的閾值電壓的無(wú)窄溝道效應(yīng)的單元晶體管結(jié)構(gòu)，和采用淺槽隔離中的導(dǎo)電屏蔽層制造這種晶體管的方法。所得到的單元晶體管結(jié)構(gòu)大大消除了從柵和鄰近存儲(chǔ)節(jié)點(diǎn)結(jié)經(jīng)過(guò)淺槽隔離的寄生E場(chǎng)穿透，并且非常適用于Gbit規(guī)模的DRAM技術(shù)。
本發(fā)明的特點(diǎn)是形成其中具有埋入式導(dǎo)電屏蔽層的淺槽隔離，并且淺槽隔離中的導(dǎo)電屏蔽層通過(guò)層間絕緣層中的接觸與電源線電連接。導(dǎo)電屏蔽層用負(fù)電壓或Vss偏置，以便最小化側(cè)壁耗盡，并且由寄生柵-襯底側(cè)壁電容引起的窄溝道效應(yīng)消失。一旦窄溝道效應(yīng)消失，閾值電壓變得與有源寬度CD變化無(wú)關(guān)，并且襯底摻雜可以降低。
根據(jù)本發(fā)明，這些和其它特點(diǎn)由一種半導(dǎo)體器件提供，其中該半導(dǎo)體器件包括形成在半導(dǎo)體襯底中并由內(nèi)部埋入式導(dǎo)電屏蔽層和外部絕緣材料構(gòu)成的溝槽隔離，該外部絕緣材料形成在溝槽的底部，側(cè)壁和頂部上以密封此屏蔽層，并且溝槽隔離圍繞襯底以確定有源區(qū)；形成在有源區(qū)上的晶體管；層間絕緣層；和形成在層間絕緣層上并通過(guò)層間絕緣層和絕緣材料中的接觸與埋入式導(dǎo)電屏蔽層電連接的電源線。
根據(jù)本發(fā)明，這些和其它特點(diǎn)是如此提供的，在半導(dǎo)體襯底中形成溝槽隔離，該溝槽隔離中具有埋入式導(dǎo)電屏蔽層并圍繞半導(dǎo)體襯底的預(yù)定部分，而且確定有源區(qū)，在有源區(qū)上形成晶體管，形成層間絕緣層，和在層間絕緣層上形成電源線以電連接到溝槽隔離的埋入式導(dǎo)電屏蔽層上，以便控制晶體管的閾值電壓。
溝槽隔離是通過(guò)腐蝕半導(dǎo)體襯底以在其中形成溝槽而形成的，溝槽確定底部和側(cè)壁，在底部和側(cè)壁上生長(zhǎng)熱氧化物層，用導(dǎo)電材料完全填充該溝槽，腐蝕導(dǎo)電材料以形成距離半導(dǎo)體襯底的上表面為預(yù)定深度的凹陷，用絕緣材料填充此凹陷部分以形成埋入式導(dǎo)電屏蔽層，由此形成溝槽隔離。該方法還包括，在形成絕緣材料之前，形成相對(duì)于絕緣材料具有腐蝕選擇性的材料層，以便保護(hù)導(dǎo)電材料。可以通過(guò)淀積氧化物層來(lái)填充凹陷部分?；蛘?，可以通過(guò)生長(zhǎng)氧化物層來(lái)填充凹陷部分。
更詳細(xì)地說(shuō)，溝槽中的導(dǎo)電屏蔽層是由多晶硅、金屬或其硅化物制成。導(dǎo)電屏蔽層被供以負(fù)偏置電壓或Vss以消除晶體管的窄溝道效應(yīng)。絕緣層是由氧化物構(gòu)成，材料層是由氮化物構(gòu)成。絕緣材料包括O3-TEOS(正硅酸乙脂)、HDP(高密度等離子體)、和SA(亞氣氛)CVD的氧化物。
參照下面的說(shuō)明、所附的權(quán)利要求書(shū)和附圖使本發(fā)明的這些和其它特點(diǎn)、方案和優(yōu)點(diǎn)更易被理解，其中
圖1示意性地表示柵長(zhǎng)度、摻雜密度和存儲(chǔ)器件密度等級(jí)之間的關(guān)系；圖2示意性地表示對(duì)于不同的VND(存儲(chǔ)節(jié)點(diǎn)的結(jié)電壓)、6nm和3nm的柵氧化物厚度的閾值電壓波動(dòng)和隔離間隔之間的關(guān)系；圖3表示根據(jù)本發(fā)明通過(guò)屏蔽平面阻擋從存儲(chǔ)節(jié)點(diǎn)3到晶體管1上的鄰近電場(chǎng)穿透效應(yīng)的示意圖；圖4表示沿著圖3的線X2-X2’截取的剖面圖；圖5表示沿著圖3的線Y2-Y2’截取的剖面圖；圖6示意地表示相對(duì)于不同的導(dǎo)電屏蔽層電勢(shì)單元晶體管的閾值電壓和襯底摻雜密度之間的關(guān)系；圖7表示根據(jù)本發(fā)明具有淺槽隔離內(nèi)部的導(dǎo)電屏蔽層的單元晶體管結(jié)構(gòu)的示意圖；圖8A-8J是根據(jù)本發(fā)明的第一實(shí)施例在形成半導(dǎo)體存儲(chǔ)器件的選擇工藝步驟沿著圖7的線X3-X3’截取的剖面圖；圖9A-9E是根據(jù)本發(fā)明的第二實(shí)施例在形成半導(dǎo)體存儲(chǔ)器件的選擇工藝步驟沿著圖7的線X3-X3’截取的剖面圖；圖10A-10D是根據(jù)本發(fā)明的第三實(shí)施例在形成半導(dǎo)體存儲(chǔ)器件的選擇工藝步驟沿著圖7的線X3-X3’截取的剖面圖；圖11A和11B示意性地表示使用3D裝置模擬獲得的偏置在VG＝0.0V和VBB(襯底反偏置電壓)＝-1.0V的單元晶體管的電勢(shì)圖形，分別表示常規(guī)技術(shù)和本發(fā)明；圖12示意性地表示閾值電壓變化和有源寬度(WG)的關(guān)系，分別表示具有附加的Vshd(根據(jù)本發(fā)明偏置提供給導(dǎo)電屏蔽層)的本發(fā)明和常規(guī)技術(shù)；圖13示意性地表示閾值電壓變化和襯底摻雜密度的關(guān)系，分別表示具有附加的Vshd(根據(jù)本發(fā)明偏置提供給導(dǎo)電屏蔽層)的本發(fā)明和常規(guī)技術(shù)；圖14示意性地表示分別在本發(fā)明和常規(guī)技術(shù)中的閾值電壓變化和鄰近漏E場(chǎng)穿透效應(yīng)之間的關(guān)系。
下面參照附圖詳細(xì)介紹本發(fā)明，其中附圖中示出了本發(fā)明的優(yōu)選實(shí)施例。但是，本發(fā)明可以以不同形式體現(xiàn)并且不應(yīng)該將本發(fā)明限制為這些實(shí)施例。另外，提供這些實(shí)施例是為了使本公開(kāi)更完全和更透徹，并且向本領(lǐng)域的技術(shù)人員完整地表達(dá)本發(fā)明的范圍。在附圖中，為清楚起見(jiàn)，層厚和區(qū)域被放大。應(yīng)該理解，當(dāng)一層被稱為在另一層或襯底“上”時(shí)，表示直接位于另一層或襯底上，或者也可以存在中間層。而且，這里所述的和表示的每個(gè)實(shí)施例包括它的互補(bǔ)導(dǎo)電性類(lèi)型的實(shí)施例。
本發(fā)明提供溝槽隔離及其制造方法，該溝槽隔離容許用于亞0.2微米隔離間距DRAM的無(wú)窄溝道效應(yīng)的DRAM單元晶體管結(jié)構(gòu)。圖3表示根據(jù)本發(fā)明在淺槽隔離內(nèi)部具有導(dǎo)電屏蔽層的單元晶體管的示意圖。圖4和5是分別沿著圖3的線X2-X2’和Y2-Y2’截取的剖面圖。
導(dǎo)電屏蔽層102b和襯底被熱生長(zhǎng)薄氧化物層102a隔離。導(dǎo)電屏蔽層102b的頂部用絕緣材料102c覆蓋，用于電隔離后形成的層。五個(gè)有源區(qū)示于圖3中，并且被其中具有埋入式導(dǎo)電屏蔽層102b的淺槽隔離102圍繞。從頂部看，導(dǎo)電屏蔽層102b類(lèi)似于網(wǎng)狀平面。為最小化襯底中的側(cè)壁耗盡，導(dǎo)電屏蔽層102b與電源線118電連接。例如，形成多個(gè)存儲(chǔ)節(jié)點(diǎn)SN1-6與晶體管側(cè)向的預(yù)定有源區(qū)電連接。例如形成多個(gè)字線WL0-WL3以貫穿有源區(qū)。還形成位線108使其通過(guò)位線接觸107與預(yù)定有源區(qū)電連接。
導(dǎo)電屏蔽層102b是由導(dǎo)電材料制成，該導(dǎo)電材料高溫時(shí)是穩(wěn)定的并且具有相對(duì)于氮化物的腐蝕選擇性，例如摻雜多晶硅和金屬。為調(diào)節(jié)閾值電壓，通過(guò)電源線118給導(dǎo)電屏蔽層102b提供電壓。如果導(dǎo)電屏蔽層102b是由n型多晶硅制成，則向其提供Vss或Vbb(反向偏置電壓)。任何低于Vss的電勢(shì)，即負(fù)電勢(shì)都可以提供。如果導(dǎo)電屏蔽層102b是由p型多晶硅制成，則提供正電勢(shì)。當(dāng)根據(jù)本發(fā)明閾值電壓被Vshd(提供給導(dǎo)電屏蔽層的電勢(shì))調(diào)節(jié)時(shí)，可以用地電勢(shì)代替常規(guī)VBB(襯底反向偏置其一般提供給DRAM技術(shù)中的襯底以調(diào)節(jié)閾值電壓)來(lái)偏置硅襯底。因而，不需要形成三阱。圖6示意性地表示相對(duì)于不同的導(dǎo)電屏蔽層電勢(shì)單元晶體管的閾值電壓和襯底摻雜密度之間的關(guān)系。
下面將詳細(xì)介紹根據(jù)本發(fā)明的無(wú)窄溝道效應(yīng)的單元晶體管的形成。圖7表示根據(jù)本發(fā)明在淺槽隔離內(nèi)部具有導(dǎo)電屏蔽層的單元晶體管結(jié)構(gòu)的示意圖。有源區(qū)201通過(guò)淺槽隔離210彼此電隔離，淺槽隔離210是由溝槽210的側(cè)壁和底部上的熱氧化物層212構(gòu)成，導(dǎo)電屏蔽層214a形成在熱氧化物層212上并掩埋在溝槽210中，用上面的絕緣材料(未示出)覆蓋導(dǎo)電屏蔽層214a的頂部。圖8A-8J是根據(jù)本發(fā)明第一實(shí)施例在形成半導(dǎo)體存儲(chǔ)器件的選擇工藝步驟沿著圖7的線X3-X3’截取的剖面圖。
首先使用氧化物-SiN-氧化物層確定有源區(qū)，接著溝槽腐蝕進(jìn)入襯底。用導(dǎo)電材料諸如摻雜多晶硅或金屬填充溝槽，此導(dǎo)電材料在熱氧化工藝之后用作導(dǎo)電屏蔽層。然后用化學(xué)機(jī)械拋光(CMP)去掉停止層SiN上面的摻雜多晶硅。SiN去除步驟之后，在硅表面上生長(zhǎng)柵氧化物層，隨后進(jìn)行常規(guī)DRAM工藝。
具體地說(shuō)，參照?qǐng)D8A，用常規(guī)淀積技術(shù)諸如化學(xué)汽相淀積(CVD)在半導(dǎo)體襯底200上依次形成基底氧化物層202、氮化硅層203和掩模氧化物層204。在掩模氧化物層204上形成光刻膠圖形206以確定有源區(qū)201。使用光刻膠圖形206，腐蝕淀積的層204、203和202以形成腐蝕掩模208，如圖8B所示。用此腐蝕掩模208，腐蝕暴露的襯底200向下到預(yù)定深度尺寸“d”，從而形成溝槽210。溝槽的深度至少是后來(lái)形成的源/漏結(jié)的深度。
現(xiàn)在參照?qǐng)D8C，清潔溝槽之后，在內(nèi)部溝槽上進(jìn)行熱氧化工藝，以便去掉由上述腐蝕工藝產(chǎn)生的襯底損傷。通過(guò)熱氧化工藝，在內(nèi)部溝槽上生長(zhǎng)熱氧化物層212。
現(xiàn)在參考圖8D，在襯底200的整個(gè)表面上淀積相對(duì)于氮化硅層203具有良好腐蝕選擇性并且在高溫時(shí)是穩(wěn)定的導(dǎo)電材料214，從而完全填充溝槽210。例如，可以使用摻雜多晶硅、金屬或其硅化物。
進(jìn)行平面化工藝諸如CMP向下到氮化硅層203，如圖8E所示，從而形成導(dǎo)電屏蔽層214a。通過(guò)后形成的電源線240給導(dǎo)電屏蔽層214a提供Vbb或Vss，以便調(diào)節(jié)晶體管的閾值電壓。然后，進(jìn)行深腐蝕工藝以使導(dǎo)電屏蔽層214a在有源區(qū)201以距離襯底200上表面的預(yù)定深度凹陷。進(jìn)行深腐蝕工藝，從而具有相對(duì)于氮化硅層203的腐蝕選擇性。
為完成溝槽隔離，淀積常規(guī)地用在溝槽隔離中的絕緣材料216以填充凹陷部分，如圖8G所示。例如，絕緣材料由選自O(shè)3-TEOS(正硅酸乙脂)、HDP(高密度等離子體)、和SA(亞氣氛)CVD的氧化物組成的組的氧化物構(gòu)成。由于在溝槽中已經(jīng)淀積了導(dǎo)電材料214a，所以絕緣材料216表現(xiàn)了良好的填充特性。最后，進(jìn)行平面化工藝以完成具有埋入式導(dǎo)電屏蔽層214a的溝槽隔離，如圖8H所示。
接著形成柵氧化物，并進(jìn)行用于調(diào)節(jié)閾值電壓的雜質(zhì)常規(guī)離子注入。通過(guò)常規(guī)技術(shù)形成晶體管220。之后，在所得的結(jié)構(gòu)上淀積第一層間絕緣層224。然后在第一層間絕緣層224上形成位線228并與所希望的有源區(qū)電連接。在位線228上和在第一層間絕緣層224上淀積第二層間絕緣層230。通過(guò)常規(guī)技術(shù)在第二層間絕緣層230上形成電容器232，使其與襯底的所希望的有源區(qū)電連接。盡管沒(méi)有示出，但電容器232是由存儲(chǔ)節(jié)點(diǎn)、介質(zhì)膜和平板節(jié)點(diǎn)構(gòu)成。在電容器232上和在第二層間絕緣層230上淀積第三層間絕緣層234。然后在第三層間絕緣層234上形成電源線240，使其與溝槽隔離220的導(dǎo)電屏蔽層214a電連接。
為最小化襯底中的側(cè)壁耗盡，可以通過(guò)給導(dǎo)電屏蔽層214a提供偏置電壓來(lái)調(diào)節(jié)閾值電壓。例如，n型多晶硅導(dǎo)電屏蔽層以負(fù)電壓(Vshd)偏置和體硅以負(fù)電壓(VBB)或地電壓偏置。當(dāng)導(dǎo)電屏蔽層214a以負(fù)電壓偏置時(shí)，襯底耗盡幾乎消失，并且由寄生柵-襯底側(cè)壁電容引起的窄溝道效應(yīng)也消失了，如圖11B所示(見(jiàn)圖11A中示意性地表示的常規(guī)的強(qiáng)窄溝道效應(yīng))。
一旦窄溝道效應(yīng)消失，閾值電壓就變得與有源寬度CD變化無(wú)關(guān)，如圖12所示，并且與常規(guī)的相比，襯底摻雜可以降低。對(duì)于具有小的隔離間距的常規(guī)單元結(jié)構(gòu)，應(yīng)該施加高的襯底摻雜，以便補(bǔ)償由于窄溝道效應(yīng)引起的閾值電壓降低。當(dāng)襯底摻雜變得高于1～2×1018cm-3時(shí)，結(jié)電流急劇增加，并且嚴(yán)重降低DRAM數(shù)據(jù)保存性能。因此，使用本發(fā)明單元晶體管結(jié)構(gòu)降低襯底摻雜將大大有助于改善結(jié)漏電流。
圖13表示對(duì)于有源寬度0.06微米的本發(fā)明和常規(guī)單元晶體管的閾值電壓與襯底摻雜的關(guān)系。隨著有源寬度的減小，使用導(dǎo)電屏蔽層的優(yōu)點(diǎn)變得更明顯。圖14表示由本發(fā)明和常規(guī)單元晶體管的鄰近漏E場(chǎng)穿透引起的閾值電壓波動(dòng)。E場(chǎng)穿透被導(dǎo)電屏蔽層完全阻擋，從而本發(fā)明的單元晶體管結(jié)構(gòu)將非常適合于亞-0.2微米隔離間距DRAM技術(shù)。
由于根據(jù)本發(fā)明閾值電壓可以通過(guò)給導(dǎo)電屏蔽層提供負(fù)電壓來(lái)調(diào)節(jié)，所以可以不進(jìn)行溝道停止雜質(zhì)離子注入。
圖9A-9E是根據(jù)本發(fā)明第二實(shí)施例在形成半導(dǎo)體存儲(chǔ)器件的選擇工藝步驟沿著圖7的線X3-X3’截取的剖面圖。為簡(jiǎn)單起見(jiàn)簡(jiǎn)述圖8A-8J所示的相同的工藝步驟。在圖9A-9E中，與圖8A-8J起相同作用的部分用相同的參考標(biāo)記表示。與第一實(shí)施例的主要區(qū)別在于形成有保護(hù)導(dǎo)電屏蔽層的材料層。簡(jiǎn)言之，在平面化導(dǎo)電屏蔽層向下到氮化硅層203的上表面之后，如圖9A所示，在導(dǎo)電屏蔽層上進(jìn)行深腐蝕工藝，以形成距離有源區(qū)的襯底的上表面為預(yù)定深度的凹陷，如圖9B所示。然后，與第一實(shí)施例不同，淀積材料層215以便保護(hù)導(dǎo)電屏蔽層214a。該材料層是由相對(duì)于疊加在上面的氧化物的絕緣材料216具有腐蝕選擇性的材料構(gòu)成。例如，可以使用氮化硅層等。然后淀積氧化物216的絕緣材料，完成溝槽隔離。
后面的工藝步驟與第一實(shí)施例相似，并示意性地示于圖9D和9E中。
圖10A-10D是根據(jù)本發(fā)明的第三實(shí)施例在形成圖10A所示半導(dǎo)體存儲(chǔ)器件的選擇工藝步驟沿著圖7的線X3-X3’截取的剖面圖。為簡(jiǎn)單起見(jiàn)對(duì)于與第一實(shí)施例相同的工藝步驟不再說(shuō)明。圖10A對(duì)應(yīng)與第一實(shí)施例的圖8E相同的工藝步驟。通過(guò)與第一實(shí)施例相同的工藝步驟形成圖10A所示半導(dǎo)體布局結(jié)構(gòu)之后，使用基底氧化物層302作為停止層，在氮化硅層303和導(dǎo)電屏蔽層314上進(jìn)行深腐蝕工藝，從而形成如圖10B所示的結(jié)構(gòu)。深腐蝕工藝進(jìn)一步進(jìn)行以使導(dǎo)電屏蔽層向下凹入距離有源區(qū)的襯底上表面為預(yù)定深度，如圖10C所示。
不象第一和第二實(shí)施例那樣淀積氧化物絕緣材料，而在多晶硅屏蔽層314和基底氧化物302上生長(zhǎng)熱氧化物層320a和320b，以完成具有埋入式多晶硅屏蔽層的溝槽隔離，如圖10D所示?；蛘?，可在生長(zhǎng)熱氧化物之前剝?nèi)セ籽趸飳印?br> 通過(guò)降低襯底摻雜使具有埋入式導(dǎo)電屏蔽層的淺槽隔離的DRAM單元結(jié)構(gòu)可以完全符合低結(jié)電流的嚴(yán)格電氣要求，并使對(duì)于亞0.2微米隔離間距DRAM和此之外的閾值電壓分布均勻。
權(quán)利要求
1.一種形溝槽隔離的方法，該方法可以減少和最小化半導(dǎo)體器件中的晶體管的窄溝道效應(yīng)，該方法包括在半導(dǎo)體襯底中形成溝槽隔離，該溝槽隔離中具有埋入式導(dǎo)電屏蔽層，溝槽隔離圍繞半導(dǎo)體襯底的預(yù)定部分，并確定有源區(qū)；在有源區(qū)上形成晶體管；形成層間絕緣層；和在層間絕緣層上形成電源線，使其與溝槽隔離的埋入式導(dǎo)電屏蔽層電連接，以便控制晶體管的閾值電壓。
2.根據(jù)權(quán)利要求1的方法，其中形成溝槽隔離的步驟包括腐蝕半導(dǎo)體襯底以在其中形成溝槽，該溝槽確定底部和側(cè)壁；在底部和側(cè)壁上生長(zhǎng)熱氧化物層；用導(dǎo)電材料完全填充溝槽；深腐蝕導(dǎo)電材料，從而向下凹陷到距離半導(dǎo)體襯底的有源區(qū)的上表面為預(yù)定深度；用絕緣材料填充凹陷部分，從而形成埋入式導(dǎo)電屏蔽層，由此形成溝槽隔離。
3.根據(jù)權(quán)利要求2的方法，還包括，在形成絕緣材料之前，形成相對(duì)于絕緣材料具有腐蝕選擇性的材料層，以便保護(hù)埋入式導(dǎo)電屏蔽層的頂部。
4.根據(jù)權(quán)利要求1的方法，其中電源線被提供以負(fù)電壓或VSS的偏置。
5.根據(jù)前述任一權(quán)利要求的方法，其中導(dǎo)電材料層包括多晶硅、金屬及其硅化物。
6.根據(jù)權(quán)利要求3的方法，其中材料層包括氮化物層，絕緣材料包括氧化物層。
7.根據(jù)權(quán)利要求2的方法，其中用絕緣材料填充凹陷部分的步驟包括淀積O3-TEOS、SACVD、或HDP的氧化物層。
8.根據(jù)權(quán)利要求2的方法，其中用絕緣材料填充凹陷部分的步驟包括在導(dǎo)電材料上生長(zhǎng)氧化物層。
9.一種半導(dǎo)體器件，其可以最小化和減少晶體管的窄溝道效應(yīng)，包括形成在半導(dǎo)體襯底中并圍繞其有源區(qū)的溝槽隔離，該溝槽隔離由內(nèi)部埋入式導(dǎo)電屏蔽層和外部絕緣材料構(gòu)成，外部絕緣材料形成在溝槽的底部、側(cè)壁和頂部，以密封屏蔽層；形成在有源區(qū)上的晶體管；層間絕緣層；和形成在層間絕緣層上的電源線，其通過(guò)層間絕緣層和絕緣材料中的接觸與埋入式導(dǎo)電屏蔽層電連接。
10.根據(jù)權(quán)利要求9的半導(dǎo)體器件，其中埋入式導(dǎo)電屏蔽層是由多晶硅、金屬及其硅化物構(gòu)成。
全文摘要
本發(fā)明通過(guò)采用淺槽隔離(STI)中的導(dǎo)電屏蔽層,為亞微米隔離間距的DRAM提供具有低摻雜襯底和與有源寬度無(wú)關(guān)的閾值電壓的無(wú)窄溝道效應(yīng)的DRAM單元晶體管結(jié)構(gòu)。所得到的單元晶體管結(jié)構(gòu)大大消除了從柵和鄰近存儲(chǔ)節(jié)點(diǎn)結(jié)經(jīng)過(guò)淺槽隔離的寄生E場(chǎng)穿透,并且非常適用于Gbit規(guī)模DRAM技術(shù)。用負(fù)電壓偏置導(dǎo)電屏蔽層,以便最小化襯底中的側(cè)壁耗盡。
文檔編號(hào)H01L27/108GK1241027SQ99109408
公開(kāi)日2000年1月12日 申請(qǐng)日期1999年6月29日 優(yōu)先權(quán)日1998年6月29日
發(fā)明者金奇南, 李宰圭, 沈載勛 申請(qǐng)人:三星電子株式會(huì)社