一種mosfet結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種MOSFET結(jié)構(gòu)及其制造方法。更具體而言，涉及一種用于優(yōu)化柵極結(jié)構(gòu)以改善器件性能的MOSFET結(jié)構(gòu)及其制造方法。
技術(shù)背景
[0002]在MOSFET中，為了盡可能的優(yōu)化器件性能，其柵極疊層一般由柵極介質(zhì)層和功函數(shù)調(diào)節(jié)層組成。同時(shí)，為了改善柵極介質(zhì)層和溝道材料之間的界面性能，通常在形成柵極介質(zhì)層之前，先在溝道上方形成一層薄氧化層以消除溝道表面的界面態(tài)?，F(xiàn)有技術(shù)中，對(duì)于硅襯底的器件，多采用直接氧化的方式形成所述二氧化硅層，但是由于熱氧化生長是以襯底的硅為材料氧化生成二氧化硅，在溝道兩端邊界處，由于側(cè)墻的阻擋，側(cè)墻下方的硅并不能被氧化，因此兩側(cè)的二氧化硅層會(huì)比溝道中部的二氧化硅層薄，越靠近側(cè)墻處，氧化層越薄，氧化層在靠近溝道兩端的地方是斜坡狀的而非平坦的。這一現(xiàn)象使得隨后淀積在氧化層上的柵極介質(zhì)層和功函數(shù)調(diào)節(jié)層都出現(xiàn)了一定程度的傾斜，在靠近側(cè)墻的地方形成尖峰。而這種尖峰的存在，在器件工作時(shí)會(huì)影響電場的分布，尖峰處的電場線會(huì)較別處密集，引起電流集邊效應(yīng)等一些列不良影響。
[0003]針對(duì)這一問題，本發(fā)明提出了一種用于優(yōu)化柵極結(jié)構(gòu)以改善器件性能的MOSFET結(jié)構(gòu)及其制造方法。具體的，本發(fā)明在位于溝道上方第一側(cè)墻的側(cè)壁方向上的氧化層與柵極介質(zhì)層之間形成了第二側(cè)墻，所述第二側(cè)墻的寬度為3?7nm，覆蓋了二氧化硅層邊界處的斜坡區(qū)域，有效地避免了柵極下方的氧化層厚度不均所引起的各種不良效應(yīng)，優(yōu)化了器件性能。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供了一種用于優(yōu)化柵極結(jié)構(gòu)以改善器件性能的MOSFET結(jié)構(gòu)及其制造方法。具體的，本發(fā)明提供的制造一種MOSFET制造方法，包括:
[0005]a.提供襯底、偽柵空位、第一側(cè)墻、源漏擴(kuò)展區(qū)、源漏區(qū)和層間介質(zhì)層；
[0006]b.在所述偽柵空位中的襯底上形成二氧化硅層；
[0007]c.在所述半導(dǎo)體材料上淀積柵極介質(zhì)層；
[0008]d.在所述偽柵空位形成第二側(cè)墻，所述第二側(cè)墻緊鄰柵極介質(zhì)層，與層間介質(zhì)層平齊；
[0009]e.在所述偽柵空位中形成柵極疊層。
[0010]其中，所述源漏擴(kuò)展區(qū)的邊界延伸至二氧化硅層下方，二者重疊的部分長度大于或等于第二側(cè)墻的寬度與柵極介質(zhì)層的厚度之和；
[0011]其中，形成所述源漏擴(kuò)展區(qū)的方法為向著柵極疊層方向傾斜的離子注入；
[0012]其中，所述第二側(cè)墻的寬度為3?7nm。
[0013]本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包括:
[0014]襯底；
[0015]形成于所述襯底之上二氧化硅層；
[0016]形成于所述二氧化硅層上方的柵極疊層；
[0017]形成于所述柵極疊層兩側(cè)并且在襯底之上的第一側(cè)墻；
[0018]形成于所述柵極疊層兩側(cè)并且在襯底中的源漏區(qū)；
[0019]形成于所述柵極疊層下方并且在襯底中的源漏擴(kuò)展區(qū)；
[0020]其中還包括:
[0021]柵極介質(zhì)層，其位于所述柵極疊層與二氧化硅層之間，以及所述第一側(cè)墻的內(nèi)壁上；
[0022]第二側(cè)墻，其位于與所述第一側(cè)墻相鄰接部分所述柵極介質(zhì)層與所述柵極疊層之間并且位于所述二氧化硅層上方。
[0023]其中，所述源漏擴(kuò)展區(qū)的邊界延伸至二氧化硅層下方，二者重疊的部分長度大于等于第二側(cè)墻的寬度與柵極介質(zhì)層的厚度之和；
[0024]其中所述第二側(cè)墻的寬度為3?7nm。
[0025]根據(jù)本發(fā)明提出的一種用于優(yōu)化柵極結(jié)構(gòu)以改善器件性能的MOSFET結(jié)構(gòu)及其制造方法，具體的，本發(fā)明在位于溝道上方第一側(cè)墻的側(cè)壁方向上的氧化層與柵極介質(zhì)層之間形成了第二側(cè)墻，所述第二側(cè)墻所述第二側(cè)墻的寬度為3?7nm，覆蓋了二氧化硅層邊界處的斜坡區(qū)域，有效地避免了柵極下方的氧化層厚度不均所引起的各種不良效應(yīng)，優(yōu)化了器件性能。
【附圖說明】
[0026]圖1至圖7示意性地示出了形成根據(jù)本發(fā)明的制造方法各階段半導(dǎo)體結(jié)構(gòu)的剖面圖。
【具體實(shí)施方式】
[0027]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。
[0028]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。
[0029]參見圖7，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，包括:
[0030]襯底100 ；
[0031]形成于所述襯底100之上二氧化硅層160 ；
[0032]形成于所述二氧化硅層160上方的柵極疊層500 ；
[0033]形成于所述柵極疊層500兩側(cè)并且在襯底100之上的第一側(cè)墻150 ；
[0034]形成于所述柵極疊層500兩側(cè)并且在襯底100中的源漏區(qū)200 ；
[0035]形成于所述柵極疊層500下方并且在襯底100中的源漏擴(kuò)展區(qū)205 ；
[0036]其中還包括:
[0037]柵極介質(zhì)層400，其位于所述柵極疊層500與二氧化硅層160之間，以及所述第一側(cè)墻150的內(nèi)壁上；
[0038]第二側(cè)墻450，其位于與所述第一側(cè)墻150相鄰接部分所述柵極介質(zhì)層400與所述柵極疊層500之間并且位于所述二氧化硅層160上方。
[0039]柵極疊層包括功函數(shù)調(diào)節(jié)層和柵極金屬層。柵極金屬層可以只為金屬柵極，也可以為金屬/多晶硅復(fù)合柵極，其中多晶硅上表面上具有硅化物。柵介質(zhì)層優(yōu)選材料為氮氧化硅，也可為氧化硅或高K材料。其等效氧化厚度為0.5nm?5nm。
[0040]半導(dǎo)體溝道區(qū)位于襯底100的表面，其優(yōu)選材料為單晶硅，其厚度為2?20nm。該區(qū)域是極輕摻雜甚至未摻雜的。在摻雜的情況下，其摻雜類型與源漏區(qū)摻雜相反。
[0041]源區(qū)和漏區(qū)分別位于柵極疊層兩側(cè)，襯底100內(nèi)。源區(qū)與漏區(qū)相對(duì)稱，其摻雜類型與襯底相反。
[0042]源漏擴(kuò)展區(qū)205的邊界延伸至二氧化硅層160下方，二者重疊的部分長度大于等于第二側(cè)墻450的寬度與柵極介質(zhì)層400的厚度之和。
[0043]通常形成二氧化硅層160時(shí)，其與第一側(cè)墻150相接的邊界處存在斜坡區(qū)域，如果直接在所述二氧化硅層上形成柵極，則柵極下方的二氧化硅層160厚度不均所引起的各種不良效應(yīng)，例如電流集邊效應(yīng)，以及邊界處氧化層過薄會(huì)導(dǎo)致熱載流子穿越該二氧化硅層160，在柵極介質(zhì)中引入缺陷。
[0044]本發(fā)明通過在所述二氧化硅層160與第一側(cè)墻150交界處的上方形成第二側(cè)墻，其寬度例如為3?7nm，覆蓋了二氧化硅層邊界處的斜坡區(qū)域，有效地避免了柵極下方的氧化層厚度不均所引起的各種不良效應(yīng)，優(yōu)化了器件性能。
[0045]下面結(jié)合附圖對(duì)本發(fā)明的制作方法進(jìn)行詳細(xì)說明，包括以下步驟。需要說明的是，本發(fā)明各個(gè)實(shí)施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
[0046]首先提供襯底，并在所述襯底上形成偽柵結(jié)構(gòu)101。所述偽柵結(jié)構(gòu)101可以是單層的，也可以是多層的。偽柵結(jié)構(gòu)101可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為1nm?200nm。本實(shí)施例中，偽柵結(jié)構(gòu)包括多晶硅和二氧化，具體的，采用化學(xué)汽相淀積的方法在柵極空位中填充多晶硅，接著在多晶硅上方形成一層二氧化硅介質(zhì)層，形成方法可以是外延生長、氧化、CVD等。接著采用常規(guī)CMOS工藝光刻和刻蝕所淀積的偽柵疊層形成柵電極圖形，然后以柵電極圖形為掩膜腐蝕掉柵極介質(zhì)層的裸露部分。需說明地是，以下若無特別說明，本發(fā)明實(shí)施例中各種介質(zhì)材料的淀積均可采用上述所列舉的形成柵介質(zhì)層相同或類似的方法，故不再贅述。
[0047]接下來，對(duì)偽柵結(jié)構(gòu)兩側(cè)的襯底100進(jìn)行淺摻雜，以形成源漏擴(kuò)展區(qū)205，還可以進(jìn)行Halo注入，以形成Halo注入?yún)^(qū)。其中源漏擴(kuò)展區(qū)205的雜質(zhì)類型與器件類型一致，Halo注入的雜質(zhì)類型與器件類型相反。具體的，形成所述源漏擴(kuò)展區(qū)205的方法為傾斜的離子注入，如圖1所示，使得所述源漏擴(kuò)展區(qū)205的邊界延伸至偽柵空位下方。
[0048]接下來，在柵極堆疊的側(cè)壁上形成第一側(cè)墻150，用于將柵極隔開。具體的，用LPCVD淀積40nm?80nm厚的犧牲側(cè)墻介質(zhì)層氮化娃,接著用會(huì)客技術(shù)在柵極兩側(cè)形成寬度為35nm?75nm的氮化娃的第一側(cè)墻150。第一側(cè)墻150還可以由氧化娃、氮氧化娃、碳化硅及其組合，和/或其他合適的材料形成。第一側(cè)墻150可以具有多層結(jié)構(gòu)。第一側(cè)墻150還可以通過包括沉積刻