具有改良的輻射耐受性的集成電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的一實施例大體上和集成電路有關(guān)，且明確地說，和具有改良的福射耐受性的集成電路有關(guān)，并且和實現(xiàn)一集成電路的方法有關(guān)。
【背景技術(shù)】
[0002]集成電路是電子裝置的重要組件。然而，集成電路的操作可能會受到輻射沖擊的影響。當(dāng)集成電路的電路組件的維度縮小，儲存在集成電路中的數(shù)據(jù)更可能會因輻射沖擊而遭到破壞，通常稱為單一事件擾亂(Single Event Upset，SEU)撞擊。此等福射沖擊可能改變或“擾亂(upset)”被儲存在內(nèi)存組件中的數(shù)據(jù)。遭到破壞的數(shù)據(jù)可能會沖擊該集成電路的效能。在某些實例中，遭到破壞的數(shù)據(jù)可能會使得該集成電路無法使用，直到正確的數(shù)據(jù)重新儲存在該內(nèi)存中為止。雖然現(xiàn)有技術(shù)不必重新裝載整個內(nèi)存便可偵測并修正數(shù)據(jù)錯誤，但是，此等技術(shù)有明顯的限制。
[0003]福射沖擊會產(chǎn)生少數(shù)載子(minority carrier)，它們可能會擾亂集成電路特定區(qū)域中的電荷濃度。用以抑制在SEU撞擊期間所產(chǎn)生的少數(shù)載子的現(xiàn)有技術(shù)依賴于具有高重新組合率的“埋置層(buried layer)”。然而，實驗顯示，此層會導(dǎo)致相反的結(jié)果。也就是，當(dāng)高摻雜的埋置P+層排斥少數(shù)載子或電荷(例如，P基板中的電子)時，SEU比例會提高。因此，用以解決SEU撞擊的沖擊的習(xí)知方法便無法防止非所希望的數(shù)據(jù)遺失。

【發(fā)明內(nèi)容】

[0004]本發(fā)明說明一種具有改良的輻射耐受性的集成電路。該集成電路包括:一基板；一 η井，其被形成在該基板上；一 P井，其被形成在該基板上；以及一 P分接區(qū)(p-tap)，其被形成在該P井中相鄰于該η井，其中，該P分接區(qū)于被形成在該η井中的電路組件和被形成在該P井中的電路組件之間延伸并且被耦合至一接地電位。
[0005]根據(jù)一替代實施例，一種具有改良的輻射耐受性的集成電路包括:一由多個內(nèi)存胞所組成的矩陣，每一個內(nèi)存胞具有一 P井的一部分以及一 η井的一對應(yīng)的部分；以及多個P分接區(qū)，每一個P分接區(qū)沿著該多個內(nèi)存胞中的一內(nèi)存組件延伸，其中，對該多個內(nèi)存胞中的每一個內(nèi)存胞來說，該P井的一部分中的η通道晶體管位在和該η井的一部分中的對應(yīng)的P通道晶體管相反的一 P分接區(qū)的側(cè)上。
[0006]本發(fā)明還揭示一種用于形成具有改良的輻射耐受性的集成電路的方法。該方法可能包括:形成一 η井于基板上；形成一 P井于該基板上；以及形成一 P分接區(qū)于該P井中相鄰于該η井，其中，該P分接區(qū)于被形成在該η井中的電路組件和被形成在該P井中的電路組件之間延伸并且被耦合至一接地電位。
【附圖說明】
[0007]圖1所示的是根據(jù)一實施例的集成電路的剖視圖；
[0008]圖2所示的是根據(jù)一實施例的具有一 P分接區(qū)的集成電路的剖視圖；
[0009]圖3所示的是圖2的集成電路的俯視平面圖，圖中顯示被形成在一 P井與一 η井中的P分接區(qū)和電路組件；
[0010]圖4所示的是根據(jù)一實施例的集成電路的俯視平面圖，圖中顯示位于一內(nèi)存陣列中的P分接區(qū)；
[0011]圖5所不的是根據(jù)一實施例的圖4的內(nèi)存陣列的一內(nèi)存胞的剖視圖；
[0012]圖6所示的是根據(jù)一替代實施例的圖2的集成電路的俯視平面圖，圖中顯示被形成在一 P井與一 η井中的P分接區(qū)和電路組件；
[0013]圖7所示的是根據(jù)一替代實施例的集成電路的俯視平面圖，圖中顯示位于一內(nèi)存陣列中的P分接區(qū)；
[0014]圖8所示的是根據(jù)一實施例的一連串剖視圖，圖中顯示圖7的集成電路的形成過程;
[0015]圖9所示的是根據(jù)一實施例的一內(nèi)存組件的方塊圖；
[0016]圖10所示的是根據(jù)一替代實施例的一內(nèi)存組件的方塊圖；
[0017]圖11所示的是根據(jù)進一步實施例的一內(nèi)存組件的方塊圖；
[0018]圖12所示的是根據(jù)一實施例所實現(xiàn)的一正反器的方塊圖；
[0019]圖13所示的是根據(jù)一實施例的用于程序化一具有可程序化資源的裝置的系統(tǒng)方塊圖；
[0020]圖14所示的是一具有可程序化資源的裝置的方塊圖，其包含圖2至12的電路；
[0021]圖15所示的是根據(jù)一實施例的圖14的裝置的可配置邏輯組件的方塊圖；以及
[0022]圖16所示的是根據(jù)一實施例的用于實現(xiàn)一集成電路的方法流程圖。
【具體實施方式】
[0023]首先參考圖1，圖中所示的是根據(jù)一實施例的集成電路的剖視圖。圖1的集成電路包括一 P型晶圓102與一 P嘉晶(p-epi)層104。一 p井106與一 η井108會被形成在該P磊晶層104中。多個晶體管組件會被形成在該P井106與該η井108中。明確地說，該ρ井106中的一第一晶體管包括一源極區(qū)110、一汲極區(qū)112、以及一閘極114，如圖所不。該η井108中的一第二晶體管包括一源極區(qū)116、一汲極區(qū)118、以及一閘極120。圖1中的晶體管僅以范例來顯示，而且舉例來說，可以使用在一內(nèi)存胞中。然而，如下面將更詳細的說明，在一集成電路中被實現(xiàn)的一或更多個P分接區(qū)可能在一 η井附近被實現(xiàn)，以便防止非所希望的少數(shù)載子改變內(nèi)存組件的儲存狀態(tài)。
[0024]半導(dǎo)體裝置上的輻射沖擊可能在具有特定電荷(也就是，該區(qū)域中的多數(shù)載子)的區(qū)域中造成非所希望的少數(shù)載子。此輻射沖擊可能影響一內(nèi)存裝置的儲存組件。一內(nèi)存裝置的數(shù)據(jù)中的非所希望的變化一般稱為單一事件擾亂(SEU)。互補式金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor, CMOS)靜態(tài)隨機存取內(nèi)存(Static RandomAccess Memory, SRAM)中的SEU可能因下面兩種效應(yīng)造成:一(不導(dǎo)通的)NMOS裝置的“η+”汲極處的高電位放電至低電位以及一(不導(dǎo)通的)PMOS裝置的“ρ+”汲極處的零電位充電至較高的電位?？拷蔷腟RAM內(nèi)存的SEU的比例是肇因發(fā)生在η井邊界處的電荷的光伏分離。此電荷分離會導(dǎo)致P井中的電位提高以及η井中的電位下降。這會正向偏壓η井和P井兩者之中的所有ρ-η接面。因此，電位接近于接地的節(jié)點(也就是，邏輯“O”的節(jié)點)會充電，而具有高電位的節(jié)點(也就是，邏輯“I”的節(jié)點)則會放電它們的電位。SRAM的儲存接面處的同步改變可能用以同時翻轉(zhuǎn)內(nèi)存狀態(tài)。于一內(nèi)存胞的近似或是直接粒子撞擊的情況中，其中一個儲存節(jié)點的放電/充電便足以導(dǎo)致SEU。
[0025]如圖2的集成電路實施例的剖視圖中所示，P分接區(qū)202與204被放置在η井的任一側(cè)。該等P分接區(qū)利用和該等晶體管的P井相同的制程所形成。然而，應(yīng)該了解的是，該等P分接區(qū)的深度可能大于該等晶體管的P井。將P分接區(qū)放置在一 η井附近有助于防止少數(shù)載子影響有儲存電荷的節(jié)點。更明確地說，舉例來說，相較于現(xiàn)有的內(nèi)存裝置，將P分接區(qū)放置在一內(nèi)存中η井的兩側(cè)會顯著地抑制光伏基板偏壓并且降低SEU。由于光伏效應(yīng)的關(guān)系，SEU的比例強烈地相依于一游離徑(1nizat1n track)是否跨越η井邊界。使用P分接區(qū)會顯著地降低因輻射撞擊的關(guān)系所產(chǎn)生的少數(shù)載子的效應(yīng)。如圖2中所示，該等少數(shù)載子(也就是，η井中的正電荷)會如圖所示般地被吸引至ρ分接區(qū)202與204。
[0026]如在圖3中所見，圖中所示的是圖2的集成電路的俯視平面圖，該等P分接區(qū)202與204沿著η井108延伸，其中，ρ分接區(qū)202吸引可能會影響該η井108中一電路的節(jié)點的電荷的正電荷。除了晶體管109與115之外，ρ井106中的η通道晶體管302與304以及η井108中的ρ通道晶體管306與308亦可能被實現(xiàn)作為一電路的一部分。如下面參考圖5與6的更詳細說明，該等晶體管304至308可能和單一電路(例如，SRAM胞)相關(guān)聯(lián)。
[0027]現(xiàn)在參考圖4，該集成電路的俯視平面圖顯示根據(jù)一實施例位于一內(nèi)存陣列中的P分接區(qū)。該等P分接區(qū)被形成在延伸η井的長度的帶狀區(qū)中，其中，每一個P分接區(qū)皆和多個內(nèi)存胞相關(guān)聯(lián)。明確地說，一內(nèi)存陣列的一部分402包括被η井分開的多個P井，如圖所示，其包含被η井406與410分開的ρ井404、408、以及412。內(nèi)存陣列的該部分402包括由虛線所指定的6個內(nèi)存胞414至424。如圖5的實施例中將進行的更詳細說明，被形成在P井404與408兩者之中的晶體管和被形成在η井406之中的晶體管相關(guān)聯(lián)，以便形成一內(nèi)存組件或其它電路，例如，圖9至11的內(nèi)存組件