高保持電壓可控硅結構的制作方法
【技術領域】
[0001]本發(fā)明涉及一種高保持電壓可控硅結構，特別涉及一種適用于電源ESD保護的高保持電壓可控硅結構。
【背景技術】
[0002]靜電放電(Electrostatic Discharge，ESD)現(xiàn)象廣泛存在于自然界中，也是引起集成電路產品失效的重要原因之一。集成電路產品在其生產制造及裝配過程中很容易受到靜電放電的影響，造成產品的可靠性降低，甚至損壞。因此，研宄可靠性高和靜電防護性能強的靜電放電防護器件和防護電路對提高集成電路的成品率和可靠性具有不可忽視的作用。
[0003]根據(jù)靜電放電產生的原因及其對集成電路放電方式的不同，靜電放電通常分為以下四種模式:HBM(人體放電模式)、麗(機器放電模式)、CDM(組件充電放電模式)、和FIM(電場感應模式)。其中，HBM和MM模式是最常見的也是工業(yè)界最為關心的兩種靜電放電模式。當集成電路發(fā)生靜電放電現(xiàn)象時，大量電荷瞬間流入芯片的引腳，這些電荷產生的電流通?？蛇_幾個安培大小，在該引腳處產生的電壓高達幾伏甚至幾十伏。較大的電流和較高的電壓會造成芯片內部電路的損壞和器件的擊穿，從而導致電路功能的失效。
[0004]因此，為了防止芯片遭受到ESD的損傷，就需要對芯片的每個引腳都要進行有效的ESD防護。通常，ESD保護器件的設計需要考慮兩個方面的問題:一是ESD保護器件要能夠泄放大電流；二是ESD保護器件要能在芯片受到ESD沖擊時將芯片引腳端電壓箝制在安全的低電壓水平。
[0005]通常用作ESD保護的器件主要有二極管、GGNMOS(柵接地的NM0S)、可控硅(SCR)等?？煽毓杞Y構由于其面積小，電流泄放能力強，得到了廣泛的應用。但是，由于一般的可控硅結構保持電壓低(通常低于電源電壓)，容易誘發(fā)LATCH-UP現(xiàn)象，所以很少應用于芯片上電源管腳的ESD保護。
[0006]因此，研宄一種適用于電源ESD保護的、具有高保持電壓的可控硅結構，是本申請人致力于解決的問題。

【發(fā)明內容】

[0007]為此，本發(fā)明提供了一種高保持電壓可控硅結構，包括P型襯底(101)，所述P型襯底(101)內設有N型埋層(102)，所述N型埋層(102)上注有高壓N阱(103)，所述高壓N阱(103)內依次并排注有第一 N+區(qū)(104)、第一 P+區(qū)(105)和低壓P阱(109)，所述低壓P阱(109)內依次并排注有第二 N+區(qū)(107)和第二 P+區(qū)(108)，其中，在所述第一 P+區(qū)(105)與所述第二 N+區(qū)(107)之間注有第三N+區(qū)(106)，所述第三N+區(qū)(106)的一部分位于所述高壓N阱(103)內，另一部分位于所述低壓P阱(109)內，且所述第三N+區(qū)(106)與所述第二 N+區(qū)(107)之間間隔有第二氧化隔離層(IlOb);所述P型襯底(101)在所述可控硅結構的邊緣延伸到所述可控硅結構的表面，且在所述可控硅結構的表面位于所述P型襯底(101)的區(qū)域覆蓋有第一氧化隔離層(110a、110a’)。
[0008]進一步地，所述第一 N+區(qū)(104)與所述第一 P+區(qū)(105)共同引出第一器件端口連接到電源，所述第二 N+區(qū)(107)與所述第二 P+區(qū)(108)共同引出第二器件端口接地。
[0009]本發(fā)明的高保持電壓可控硅結構，由于具有較高的保持電壓，故適合應用于芯片中對電源的ESD保護，并且其工藝實現(xiàn)可與業(yè)界常用的高壓CMOS和B⑶工藝兼容。
【附圖說明】
[0010]圖1為以剖面圖的方式展示的本發(fā)明的高保持電壓可控硅結構的結構示意圖；
[0011]圖2為本發(fā)明的高保持電壓可控硅結構的寄生單元示意圖；
[0012]圖3為本發(fā)明的高保持電壓可控硅結構的TLP測試圖。
【具體實施方式】
[0013]下面結合附圖和【具體實施方式】對本發(fā)明的高保持電壓可控硅結構作進一步的詳細描述，但不作為對本發(fā)明的限定。
[0014]如圖1所示，一種高保持電壓可控硅結構，其適用于電源ESD保護，包括P型襯底101，該P型襯底101內設有N型埋層102，N型埋層102上注有高壓N阱103。
[0015]高壓N阱103內依次并排注有第一 N+區(qū)104、第一 P+區(qū)105和低壓P阱109，在低壓P阱109內依次并排注有第二 N+區(qū)107和第二 P+區(qū)108。
[0016]另外，在第一 P+區(qū)105與第二 N+區(qū)107之間注有第三N+區(qū)106，該第三N+區(qū)106的一部分位于高壓N阱103內，另一部分位于低壓P阱109內，且第三N+區(qū)106與第二 N+區(qū)107之間間隔有第二氧化隔離層110b。
[0017]同時，P型襯底101在該可控硅結構的邊緣延伸到該可控硅結構的表面，且在該可控硅結構的表面位于P型襯底101的區(qū)域覆蓋有第一氧化隔離層110a、110a’。
[0018]如圖2所示，上述可控硅結構寄生了 PNP型雙極型晶體管Q1、NPN型雙極型晶體管Q2、高壓N阱電阻Rn■和低壓P阱電阻R p.。Ql、Q2、R Ρ.—起，構成了一個正反饋的可控硅電流泄放通路。
[0019]在使用時，第一 N+區(qū)104和第一 P+區(qū)105共同引出一個端子接芯片的電源管腳，第二 N+區(qū)107和第二 P+區(qū)108共同引出一個端子接芯片的地。當ESD脈沖事件發(fā)生在電源管腳時，ESD電流在電源端產生的電壓會導致第三N+區(qū)106與低壓P阱109構成的反向PN結擊穿，當反向擊穿產生的電流在高壓N阱電阻RwmJ:產生的壓降達到第一 P+區(qū)105與高壓N阱103構成的正向PN 二極管導通電壓(如0.7V)時，由Ql、Q2、RnweLL和RPWEll構成的可控硅結構開啟，將電流從電源端泄放至地，并將電源端電壓保持在一個較低的值(但仍然高于通常的電源電壓)，這個保持的電壓值即為可控硅的保持電壓，即圖3中所示的VmD。
[0020]由于芯片電源本身具有很強的電流輸出能力，因此如果該可控硅結構的保持電壓低于電源電壓的話，可控硅結構一但被觸發(fā)，其將無法再恢復到被觸發(fā)前狀態(tài)，并將一直從電源拉出很大的電流，最終將導致芯片的損壞。但本發(fā)明的可控硅結構的保持電壓vH(M，參照圖3，基本在7?8V附近，高于通常的電源電壓3V或5V。
[0021]因此，本發(fā)明的高保持電壓可控硅結構，可以應用于電源管腳的ESD保護。其中，該可控硅結構的擊穿電壓Vti是由第三N+區(qū)106與低壓P阱109構成的反向PN結的擊穿電壓決定的，保持電壓VmD是由第一 P+區(qū)105與第二 N+區(qū)107的距離決定。
[0022]顯然，可以通過調整第一 P+區(qū)105與第二 N+區(qū)107的距離來調整可控硅結構的保持電以滿足不同應用的需求。另外，也可以采用多組并排的可控硅結構來增強ESD電流的泄放能力。
[0023]以上【具體實施方式】僅為本發(fā)明的示例性實施方式，不能用于限定本發(fā)明，本發(fā)明的保護范圍由權利要求書限定。本領域技術人員可以在本發(fā)明的實質和保護范圍內，對本發(fā)明做出各種修改或等同替換，這些修改或等同替換也應視為落在本發(fā)明的保護范圍內。
【主權項】
1.一種高保持電壓可控硅結構，包括P型襯底(101)，所述P型襯底(101)內設有N型埋層(102)，所述N型埋層(102)上注有高壓N阱(103)，所述高壓N阱(103)內依次并排注有第一 N+區(qū)(104)、第一 P+區(qū)(105)和低壓P阱(109)，所述低壓P阱(109)內依次并排注有第二 N+區(qū)(107)和第二 P+區(qū)(108)，其中， 在所述第一 P+區(qū)(105)與所述第二 N+區(qū)(107)之間注有第三N+區(qū)(106)，所述第三N+區(qū)(106)的一部分位于所述高壓N阱(103)內，另一部分位于所述低壓P阱(109)內，且所述第三N+區(qū)(106)與所述第二 N+區(qū)(107)之間間隔有第二氧化隔離層(IlOb); 所述P型襯底(101)在所述可控硅結構的邊緣延伸到所述可控硅結構的表面，且在所述可控硅結構的表面位于所述P型襯底(101)的區(qū)域覆蓋有第一氧化隔離層(110a、110a，)。
2.根據(jù)權利要求1所述的高保持電壓可控硅結構，其特征在于，所述第一N+區(qū)(104)與所述第一 P+區(qū)(105)共同引出第一器件端口連接到電源，所述第二 N+區(qū)(107)與所述第二 P+區(qū)(108)共同引出第二器件端口接地。
【專利摘要】本發(fā)明公開了一種高保持電壓可控硅結構，其適用于電源ESD保護，該可控硅結構包括P型襯底，P型襯底內設有N型埋層，N型埋層上注有高壓N阱，高壓N阱內注有第一N+區(qū)、第一P+區(qū)、第三N+區(qū)和低壓P阱，低壓P阱內注有第二N+區(qū)和第二P+區(qū)。器件的兩邊P型襯底上均覆蓋有氧化隔離層，第二N+區(qū)與第三N+區(qū)也由氧化隔離層隔開。本發(fā)明的高保持電壓可控硅結構，由于具有較高的保持電壓，故適合應用于芯片中對電源的ESD保護，并且其工藝實現(xiàn)可與業(yè)界常用的高壓CMOS和BCD工藝兼容。
【IPC分類】H01L29-74
【公開號】CN104600104
【申請?zhí)枴緾N201410768622
【發(fā)明人】陶園林
【申請人】上海貝嶺股份有限公司
【公開日】2015年5月6日
【申請日】2014年12月12日