半導(dǎo)體器件的形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制作領(lǐng)域，特別涉及半導(dǎo)體器件的形成方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制作技術(shù)的飛速發(fā)展，半導(dǎo)體器件為了達(dá)到更快的運(yùn)算速度、更大的資料存儲(chǔ)量以及更多的功能，半導(dǎo)體芯片向更高集成度方向發(fā)展。而半導(dǎo)體芯片的集成度越高，半導(dǎo)體器件的特征尺寸(⑶:Critical Dimens1n)越小。
[0003]三維集成電路(IC:1ntegrated Circuit)是利用先進(jìn)的芯片堆疊技術(shù)制備而成，其是將具不同功能的芯片堆疊成具有三維結(jié)構(gòu)的集成電路。相較于二維結(jié)構(gòu)的集成電路，三維集成電路的堆疊技術(shù)不僅可使三維集成電路信號(hào)傳遞路徑縮短，還可以使三維集成電路的運(yùn)行速度加快；簡(jiǎn)言之，三維集成電路的堆疊技術(shù)具有以下優(yōu)點(diǎn):滿足半導(dǎo)體器件更高性能、更小尺寸、更低功耗以及更多功能的需求。
[0004]要實(shí)現(xiàn)三維集成電路的堆疊技術(shù)，娃通孔技術(shù)(TSV:Trough Silicon Via)是新一代使堆疊的芯片能夠互連的技術(shù)，是目前熱門的關(guān)鍵技術(shù)之一。TSV技術(shù)使得集成電路中芯片間的信號(hào)傳遞路徑更短，因此三維集成電路的運(yùn)行速度更快，且不存在堆疊芯片數(shù)目的限制。
[0005]TSV技術(shù)是通過(guò)在芯片和芯片之間、晶圓和晶圓之間制作垂直導(dǎo)通，從而實(shí)現(xiàn)芯片之間互連的最新技術(shù)。與傳統(tǒng)集成電路封裝鍵合的疊加技術(shù)不同，TSV技術(shù)能夠使芯片在三維方向堆疊的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能，因此,TSV技術(shù)也被稱為三維(3D)TSV技術(shù)。TSV技術(shù)的主要優(yōu)勢(shì)為:具有最小的尺寸和重量，將不同種類的技術(shù)集成到單個(gè)封裝中，用短的垂直互連代替長(zhǎng)的二維(2D)互連，降低寄生效應(yīng)和功耗等。
[0006]然而，現(xiàn)有TSV技術(shù)形成的通孔側(cè)壁粗糙，容易導(dǎo)致半導(dǎo)體器件發(fā)生漏電問(wèn)題。

【發(fā)明內(nèi)容】

[0007]本發(fā)明解決的問(wèn)題是提供一種半導(dǎo)體器件的形成方法，改善形成的通孔側(cè)壁的粗糙度，提高形成通孔的質(zhì)量，從而防止半導(dǎo)體器件發(fā)生漏電問(wèn)題，提高半導(dǎo)體器件的可靠性，優(yōu)化半導(dǎo)體器件的電學(xué)性能。
[0008]為解決上述問(wèn)題，本發(fā)明提供一種半導(dǎo)體器件的形成方法，包括:提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有器件面和與所述器件面相對(duì)的背面，所述半導(dǎo)體襯底內(nèi)具有介質(zhì)層和金屬襯墊層，其中，所述金屬襯墊層的一面與器件面齊平，與所述器件面齊平的一面相對(duì)的金屬襯墊層的另一面表面具有介質(zhì)層；沿所述半導(dǎo)體襯底的背面向器件面的方向，對(duì)所述半導(dǎo)體襯底進(jìn)行刻蝕，直至暴露出介質(zhì)層的表面，在所述半導(dǎo)體襯底內(nèi)形成通孔；形成覆蓋所述半導(dǎo)體襯底背面、通孔側(cè)壁和介質(zhì)層的絕緣層，且所述絕緣層位于介質(zhì)層表面的厚度最薄；采用各向異性刻蝕工藝，依次刻蝕去除位于通孔底部的絕緣層和介質(zhì)層，直至暴露出金屬襯墊層的表面。
[0009]可選的，所述絕緣層的材料為氧化硅、氮化硅或氮氧化硅。
[0010]可選的，采用化學(xué)氣相沉積工藝形成所述絕緣層。
[0011]可選的，所述絕緣層的材料為氧化硅時(shí)，所述化學(xué)氣相沉積的工藝參數(shù)為:反應(yīng)氣體包括硅源氣體和02，硅源氣體為SiH4或SiH2Cl2，其中，硅源氣體流量為1sccm至10sccm, O2流量50sccm至10sccm,反應(yīng)腔室溫度為100度至200度,壓強(qiáng)為200毫托至500暈托。
[0012]可選的，所述各向異性刻蝕工藝為干法刻蝕，所述干法刻蝕的工藝參數(shù)為:刻蝕氣體包括CF4、CHF3> O2和Ar，CF4和CHF3的總流量為25sccm至lOOsccm，O2流量為40sccm至10sccm, Ar流量為1sccm至10sccm,反應(yīng)腔室壓強(qiáng)為50毫托至200毫托,腔室溫度為10度至50度。
[0013]可選的，所述介質(zhì)層的材料為氧化硅、氮化硅或氮氧化硅。
[0014]可選的，所述通孔的形成步驟包括:在所述半導(dǎo)體襯底背面形成圖形化的掩膜層；以所述圖形化的掩膜層為掩膜，沿所述半導(dǎo)體襯底的背面向器件面的方向，對(duì)所述半導(dǎo)體襯底進(jìn)行刻蝕，直至暴露出介質(zhì)層的表面，在所述半導(dǎo)體襯底內(nèi)形成通孔。
[0015]可選的，采用交替進(jìn)行的刻蝕步驟和聚合物沉積步驟，對(duì)所述半導(dǎo)體襯底進(jìn)行刻蝕。
[0016]可選的，所述刻蝕步驟時(shí)間為5秒至15秒，所述刻蝕步驟時(shí)間大于聚合物沉積步驟時(shí)間的5倍。
[0017]可選的，所述刻蝕步驟采用的工藝為反應(yīng)離子刻蝕，所述反應(yīng)離子刻蝕的工藝參數(shù)為:刻蝕氣體包括S6F8、NF3或SF6中的一種或幾種，刻蝕氣體還包括O2，其中，S6F8, NF3或SF6的流量之和為200sccm至500sccm，02流量為10sccm至200sccm，反應(yīng)腔室壓強(qiáng)為200毫托至600毫托，射頻功率為1000瓦至2500瓦。
[0018]可選的,所述聚合物沉積步驟的工藝參數(shù)為:反應(yīng)氣體包括C4H8和O2, C4H8的流量為300sccm至600sccm, O2流量為10sccm至200sccm,反應(yīng)腔室壓強(qiáng)為300毫托至450毫托。
[0019]可選的，在暴露出金屬襯墊層的表面之后，還包括步驟:形成覆蓋絕緣層、通孔側(cè)壁以及金屬襯墊層的隔離層；刻蝕去除位于通孔底部的隔離層，直至暴露出金屬襯墊層的表面；形成填充滿所述通孔的金屬填充層；去除高于半導(dǎo)體襯底背面的金屬填充層、隔離層和絕緣層。
[0020]可選的，在形成所述金屬填充層之前，在所述隔離層表面形成阻擋層。
[0021]可選的，所述阻擋層的材料為T1、Ta、TiN*TaN。
[0022]可選的，所述金屬填充層的材料為鎢、銅、鋁、銀、鉬或它們的合金。
[0023]可選的，所述隔離層的材料為氧化硅、氮化硅或氮氧化硅。
[0024]可選的，采用干法刻蝕工藝刻蝕去除位于通孔底部的隔離層。
[0025]可選的，所述干法刻蝕的工藝參數(shù)為:刻蝕氣體包括CF4、CHF3> O2和Ar，反應(yīng)腔室壓強(qiáng)為50毫托至200毫托，腔室溫度為10度至50度。
[0026]可選的，所述半導(dǎo)體襯底的材料為娃時(shí)，所述通孔為娃通孔。
[0027]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0028]本發(fā)明實(shí)施例中，在刻蝕去除介質(zhì)層之前，形成覆蓋通孔側(cè)壁和介質(zhì)層的絕緣層，且所述絕緣層位于介質(zhì)層表面的厚度最薄，使得后續(xù)需要刻蝕去除的絕緣層和介質(zhì)層的厚度較小；當(dāng)采用各向異性刻蝕工藝刻蝕去除位于通孔底部的絕緣層和介質(zhì)層時(shí)，一方面，各向異性刻蝕工藝對(duì)通孔底部的絕緣層和介質(zhì)層的刻蝕速率最大，而對(duì)通孔側(cè)壁的絕緣層刻蝕速率非常小，另一方面，需要刻蝕去除的絕緣層厚度很小，綜合上述兩方面原因，當(dāng)刻蝕去除位于通孔底部的絕緣層和介質(zhì)層后，位于通孔側(cè)壁的絕緣層未被刻蝕去除，因此通孔側(cè)壁處始終被絕緣層覆蓋，所述絕緣層阻擋刻蝕工藝對(duì)通孔側(cè)壁進(jìn)行刻蝕，保護(hù)通孔側(cè)壁不被刻蝕工藝所破壞，使得形成的通孔側(cè)壁平滑，從而提高半導(dǎo)體器件的可靠性，避免由于通孔側(cè)壁粗糙出現(xiàn)漏電問(wèn)題，優(yōu)化半導(dǎo)體器件的電學(xué)性能。
[0029]進(jìn)一步，本實(shí)施例中，采用化學(xué)氣相沉積工藝形成所述絕緣層，由于介質(zhì)層暴露在反應(yīng)腔室中的面積最小且相對(duì)位置最低，因此，采用化學(xué)氣相沉積工藝形成所述絕緣層后，位于介質(zhì)層表面的絕緣層厚度最薄，從而縮短后續(xù)刻蝕去除通孔底部的絕緣層和介質(zhì)層的刻蝕時(shí)間，防止因刻蝕時(shí)間過(guò)長(zhǎng)造成通孔側(cè)壁的絕緣層被刻蝕去除，進(jìn)一步保證通孔側(cè)壁不被刻蝕工藝所破壞，提高半導(dǎo)體器件的可靠性。
【附圖說(shuō)明】