集成電路的制作方法
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明關(guān)于集成電路，以及更特別地，關(guān)于集成電路的標(biāo)準(zhǔn)單元。
【【背景技術(shù)】】
[0002]在半導(dǎo)體設(shè)計(jì)中，標(biāo)準(zhǔn)單元方法是主要用數(shù)字-邏輯特征設(shè)計(jì)專用集成電路(ASIC)的方法。標(biāo)準(zhǔn)單元是由提供布爾邏輯功能(例如，和、或、異或、異或非、反相器)或存儲(chǔ)功能(例如，觸發(fā)器或鎖存)的多個(gè)晶體管和互連結(jié)構(gòu)形成。標(biāo)準(zhǔn)單元實(shí)現(xiàn)為固定-高度、可變-寬度全定制單元。標(biāo)準(zhǔn)單元在半導(dǎo)體襯底中以行來(lái)設(shè)置。在行與行之間是用于互連標(biāo)準(zhǔn)單元的路由區(qū)。此外，功率葉(power leaf)還可以通過(guò)路由區(qū)設(shè)置或可具有覆蓋標(biāo)準(zhǔn)單元的設(shè)計(jì)區(qū)域。
[0003]為了簡(jiǎn)化ASIC設(shè)計(jì)工藝，各供應(yīng)商已經(jīng)開(kāi)發(fā)了各種標(biāo)準(zhǔn)單元庫(kù)。標(biāo)準(zhǔn)單元的使用有利于節(jié)省用于設(shè)計(jì)各種ASIC的時(shí)間和成本。此外，標(biāo)準(zhǔn)單元是最小化延遲和區(qū)域的典型的最佳的全定制布局。
【
【發(fā)明內(nèi)容】
】
[0004]有鑒于此，本發(fā)明特提供以下技術(shù)方案:
[0005]本發(fā)明提供一種集成電路，包含:標(biāo)準(zhǔn)單元，包含多個(gè)PMOS晶體管以及多個(gè)NMOS晶體管，多個(gè)PMOS晶體管位于半導(dǎo)體襯底中的第一行和第二行，多個(gè)NMOS晶體管位于半導(dǎo)體襯底中的第三行，其中，第三行相鄰于第一和第二行，且設(shè)置于第一和第二行之間。
[0006]本發(fā)明還提供一種集成電路，包含:第一標(biāo)準(zhǔn)單兀，包含至少一個(gè)第一 PMOS晶體管以及至少一個(gè)第一 NMOS晶體管，至少一個(gè)第一 PMOS晶體管位于半導(dǎo)體襯底中的第一行，至少一個(gè)第一 NMOS晶體管位于半導(dǎo)體襯底中的第二行的第一區(qū)域；以及第二標(biāo)準(zhǔn)單元，包含多個(gè)第二 PMOS晶體管以及多個(gè)第二 NMOS晶體管，多個(gè)第二 PMOS晶體管位于半導(dǎo)體襯底中的第一行和第三行，多個(gè)第二 NMOS晶體管位于半導(dǎo)體襯底中的第二行的第二區(qū)域，其中第二行相鄰于第一和第三行，且設(shè)置于第一和第三行之間，且第二區(qū)域的高度大于第二行中第一區(qū)域的高度。
[0007]本發(fā)明還提供一種集成電路，包含:第一標(biāo)準(zhǔn)單兀，包含至少一個(gè)第一 NMOS晶體管以及至少一個(gè)第一 PMOS晶體管，至少一個(gè)第一 NMOS晶體管位于半導(dǎo)體襯底中的第一行，以及至少一個(gè)第一 PMOS晶體管位于半導(dǎo)體襯底中第二行的第一區(qū)域；以及第二標(biāo)準(zhǔn)單元，包含多個(gè)第二 PMOS晶體管以及多個(gè)第二 NMOS晶體管，多個(gè)第二 PMOS晶體管位于半導(dǎo)體襯底中第二行的第二區(qū)域和第三行以及多個(gè)第二 NMOS晶體管位于半導(dǎo)體襯底中的第四行，其中第二行相鄰于第一和第四行，且設(shè)置于第一和第四行之間，以及第四行相鄰于第二和第三行，且設(shè)置于第二和第三行之間，其中第四行中第二 NMOS晶體管每個(gè)柵極的寬度是第一行中第一 NMOS晶體管的柵極的寬度的至少兩倍。
[0008]本發(fā)明還提供一種集成電路，包含:第一標(biāo)準(zhǔn)單元，包含多個(gè)第一 NMOS晶體管以及多個(gè)第一 PMOS晶體管，多個(gè)第一 NMOS晶體管位于半導(dǎo)體襯底中的第一行和第二行，以及多個(gè)第一 PMOS晶體管位于半導(dǎo)體襯底中的第三行，其中第三行相鄰于第一和第二行，且設(shè)置于第一和第二行之間；以及第二標(biāo)準(zhǔn)單元，包含多個(gè)第二 PMOS晶體管以及多個(gè)第二 NMOS晶體管，多個(gè)第二 PMOS晶體管位于半導(dǎo)體襯底中的第三行和第四行，以及多個(gè)第二 NMOS晶體管位于半導(dǎo)體襯底中的第二行，其中第二行相鄰于第三和第四行，且設(shè)置于第三和第四行之間。
[0009]本發(fā)明通過(guò)上述技術(shù)方案，將有助于低速應(yīng)用下的區(qū)域和功率減小。
【【附圖說(shuō)明】】
[0010]通過(guò)閱讀后續(xù)詳細(xì)描述和參考附圖的示例，可以更全面地理解本發(fā)明，其中:
[0011]圖1顯示根據(jù)本發(fā)明的實(shí)施例的集成電路；
[0012]圖2顯示圖示根據(jù)本發(fā)明的實(shí)施例的圖1的標(biāo)準(zhǔn)單元S6和Dl的布局圖的示例；
[0013]圖3顯示圖示根據(jù)本發(fā)明的實(shí)施例的雙倍高度單元以及單個(gè)高度單元的軌道號(hào)與包裝密度之間的關(guān)系示意圖；以及
[0014]圖4顯示圖示根據(jù)本發(fā)明的實(shí)施例的圖1的標(biāo)準(zhǔn)單元Dl、D3和S8的布局圖的示例。
【【具體實(shí)施方式】】
[0015]下文的描述具有實(shí)施本發(fā)明的最佳期待的模式。此描述是為了說(shuō)明本發(fā)明的一般原理且不應(yīng)該認(rèn)為是限制。本發(fā)明的范圍最好由參考所附的權(quán)利要求來(lái)確定。
[0016]圖1顯示根據(jù)本發(fā)明的實(shí)施例的集成電路100。集成電路100包含位于半導(dǎo)體襯底110中多行中的多個(gè)標(biāo)準(zhǔn)單元。在圖1中，標(biāo)準(zhǔn)單元Sl-Sll和標(biāo)準(zhǔn)單元D1-D3形成標(biāo)準(zhǔn)單元陣列120，且標(biāo)準(zhǔn)單元Sl-Sll和D1-D3設(shè)置于行Rn_Rn+4，其中N型阱130在行Rn中形成，N型阱140在行Rn+2中形成，以及N型阱150在行Rn+4中形成。在一個(gè)實(shí)施例中，P型阱可以在行Rn+1和Rn+3中形成。具體地，具有N型阱的行(例如，Rn、Rn+2或Rn+4)和不具有N型阱的行(例如，Rn+1或Rn+3)交替設(shè)置于半導(dǎo)體襯底110中。此外，每個(gè)標(biāo)準(zhǔn)單元Sl-Sll是具有高度SH的單個(gè)高度單元，以及每個(gè)標(biāo)準(zhǔn)單元D1-D3是具有高度DH的雙倍高度單元。高度DH基本是高度SH的兩倍，以及雙倍高度單元能夠高密度地提供高速操作。此外，雙倍高度單元將有助于低速應(yīng)用下的區(qū)域和功率減小。單個(gè)高度單元和雙倍高度單元之間的布局差別將在以下描述。
[0017]圖2顯示圖示根據(jù)本發(fā)明的實(shí)施例的圖1的標(biāo)準(zhǔn)單元S6和Dl的布局圖的示例。標(biāo)準(zhǔn)單元S6包含三個(gè)PMOS晶體管MP61-MP63和三個(gè)NMOS晶體管MN61-MN63。柵極G61和相鄰柵極G61的P+型摻雜區(qū)域PD6形成PMOS晶體管MP61，柵極G62和相鄰柵極G62的P+型摻雜區(qū)域PD6形成PMOS晶體管MP62，以及柵極G63和相鄰柵極G63的P+型摻雜區(qū)域TO6形成PMOS晶體管MP63。此外，柵極G61和相鄰柵極G61的N+型摻雜區(qū)域ND6形成NMOS晶體管MN61，柵極G62和相鄰柵極G62的N+型摻雜區(qū)域ND6形成NMOS晶體管MN62，以及柵極G63和相鄰柵極G63的N+型摻雜區(qū)域ND6形成NMOS晶體管MN63。標(biāo)準(zhǔn)單元Dl包含四個(gè)PMOS晶體管MP11-MP14和兩個(gè)NMOS晶體管MN11-MN12。柵極Gll和相鄰柵極Gll的P+型摻雜區(qū)域HHa形成PMOS晶體管MPl I，柵極G12和相鄰柵極G12的P+型摻雜區(qū)域I3Dla形成PMOS晶體管MP12。柵極Gll和相鄰柵極Gll的P+型摻雜區(qū)域TOlb形成PMOS晶體管MP13，以及柵極G12和相鄰柵極G12的P+型摻雜區(qū)域I3Dlb形成PMOS晶體管MP14。請(qǐng)注意，行Rn中的P+型摻雜區(qū)域HHb中的PMOS晶體管的數(shù)量等于行Rn+2中的P+型摻雜區(qū)域HHa中的PMOS晶體管的數(shù)量。此外，柵極Gll和相鄰柵極Gll的N+型摻雜區(qū)域NDl形成NMOS晶體管麗11，以及柵極G12和相鄰柵極G12的N+型摻雜區(qū)域NDl形成NMOS晶體管麗12。在行Rn^P Rn+2中，P+型摻雜區(qū)域PD6、H)la和PDlb具有相同的高度(例如，Wl)，因此，標(biāo)準(zhǔn)單元S6中PMOS晶體管的每個(gè)柵極和標(biāo)準(zhǔn)單元Dl中PMOS晶體管的每個(gè)柵極具有相同的寬度W1。在行Rn+1中，N+型摻雜區(qū)域NDl的高度(例如，W3)是N+型摻雜區(qū)域ND6的高度(例如，W2)的至少兩倍，由此，標(biāo)準(zhǔn)單元Dl中的匪OS晶體管的每個(gè)柵極具有標(biāo)準(zhǔn)單元S6中的NMOS晶體管的每個(gè)柵極的寬度的至少兩倍，即，W3會(huì)2XW2。
[0018]圖3顯示圖示根據(jù)本發(fā)明的實(shí)施例的雙倍高度單元以及單個(gè)高度單元的軌道號(hào)與包裝密度O之間的關(guān)系示意圖，其中軌道號(hào)用于表示標(biāo)準(zhǔn)單元的高度。在圖3中，曲線310表示單個(gè)高度單元的特性，以及曲線320表示雙倍高度單元的特性。如果用相同的包裝密度(例如，Pden)來(lái)比較，則雙倍高度單元具有比單個(gè)高度單元的更大的軌道數(shù)，即，n2>nl。因此，雙倍高度單元對(duì)于功率、區(qū)域和時(shí)序優(yōu)化是好的。
[0019]圖4顯示圖示根據(jù)本發(fā)明的實(shí)施例的圖1的標(biāo)準(zhǔn)單元Dl、D3和S8的布局圖的示例。標(biāo)準(zhǔn)單元Dl已經(jīng)在圖2中描述。在標(biāo)準(zhǔn)單元S8中，柵極G81和相鄰柵極G81的P+型摻雜區(qū)域PD8在行Rn+2中形成PMOS晶體管，以及柵極G81和相鄰柵極G81的N