半導體結構及其形成方法
【技術領域】
[0001]本發(fā)明涉及半導體器件，特別涉及制造具有凹陷鰭(fin)的鰭式場效應晶體管(FinFET)。
【背景技術】
[0002]場效應晶體管(FET)常用于電子電路應用中。FET可包含被半導體溝道區(qū)域間隔開的源極區(qū)域和漏極區(qū)域?？稍跍系绤^(qū)域之上形成可能包含柵極電介質(zhì)層、功函數(shù)金屬層和金屬電極的柵極。通過向柵極施加電壓，溝道區(qū)域的導電性可增加，并允許電流從源極區(qū)域流向漏極區(qū)域。為了提高溝道的導電性，可向溝道施加應力，使得跨溝道的載流子遷移率增大。對于P型FET (pFET)，可以施加壓縮應力。對于η型FET (nFET)，可以施加拉伸應力。
[0003]FinFET是可為22nm節(jié)點及22nm節(jié)點以下的場效應晶體管(FET)縮放(scaling)問題提供解決方案的新興技術。FinFET結構包含作為FET的溝道區(qū)域的至少一個窄的半導體鰭，并且在所述至少一個半導體鰭中的每一個半導體鰭的至少兩側被門控(gated)。包含多于一個鰭的FinFET可被稱為多鰭FinFET。由于低的源極/漏極擴散、低的襯底電容、以及易于通過淺溝槽隔離結構進行電隔離，因此FinFET結構可在絕緣體上半導體(SOI)襯底上形成。FinFET也可在塊體(bulk)襯底上形成，以降低晶片成本并且/或者使得能夠在塊體襯底中形成某些器件。
【發(fā)明內(nèi)容】
[0004]本發(fā)明的實施例可包括一種通過如下步驟來形成半導體結構的方法:在襯底上的半導體鰭的一部分之上形成柵極；在柵極的側壁上形成間隔件；去除半導體鰭的不被間隔件和柵極覆蓋的部分以露出鰭的側壁；蝕刻鰭的側壁以在間隔件之下形成帶角度(angled)的凹陷區(qū)域；以及生長填充帶角度的凹陷區(qū)域并且接觸鰭的第一外延半導體區(qū)域。帶角度的凹陷區(qū)域可以是V形的或Σ形的(sigma-shaped)。該方法還可包括去除第一外延半導體區(qū)域的處于帶角度的凹陷區(qū)域之外的部分；以及生長接觸第一外延半導體區(qū)域的處于帶角度的凹陷區(qū)域中的部分的第二外延半導體區(qū)域。
[0005]本發(fā)明的另一實施例可包括一種通過如下步驟來形成半導體結構的方法:在襯底上的半導體鰭的第一部分之上、但不在半導體鰭的第二部分之上形成柵極；在柵極的側壁上形成間隔件；去除半導體鰭的第二部分；在半導體鰭的第一部分的端部中形成應激物(stressor)區(qū)域，該應激物區(qū)域具有帶角度的形狀，應激物區(qū)域的最高部分與半導體鰭的端部相鄰；以及形成與應激物區(qū)域相鄰的外延半導體區(qū)域。應激物區(qū)域可為V形的或Σ形的。帶角度的凹陷區(qū)域可為V形的或Σ形的。該結構還可包括接觸第一半導體區(qū)域和襯底的第二半導體區(qū)域。
[0006]本發(fā)明的另一實施例可包括一種半導體結構，該半導體結構包含襯底上的半導體鰭、半導體鰭之上的柵極、柵極的側壁上的間隔件、和間隔件之下的半導體鰭的端部中的帶角度的凹陷區(qū)域；以及填充帶角度的凹陷區(qū)域的第一半導體區(qū)域。
【附圖說明】
[0007]圖1是示出根據(jù)本發(fā)明實施例的襯底之上的半導體鰭的側視圖；
[0008]圖2是示出根據(jù)本發(fā)明實施例在圖1的半導體鰭之上形成在其側壁上具有間隔件的柵極的側視圖；
[0009]圖3是示出根據(jù)本發(fā)明實施例去除鰭的不被柵極和間隔件覆蓋的部分的側視圖；
[0010]圖4是示出根據(jù)本發(fā)明實施例將帶角度的凹陷區(qū)域蝕刻到鰭的處于鰭和間隔件之下的部分中的側視圖；
[0011]圖5是示出根據(jù)本發(fā)明實施例將Σ形的凹陷區(qū)域蝕刻到鰭的處于鰭和間隔件之下的部分中的側視圖；
[0012]圖6是示出根據(jù)本發(fā)明實施例在襯底上生長填充帶角度的凹陷區(qū)域的第一半導體區(qū)域的側視圖；
[0013]圖7是示出根據(jù)本發(fā)明實施例去除第一半導體區(qū)域的處于帶角度的凹陷區(qū)域之外的部分的側視圖；
[0014]圖8是示出根據(jù)本發(fā)明實施例在襯底上生長與第一半導體區(qū)域接觸的第二半導體區(qū)域的側視圖。
[0015]圖的要素不一定按比例，并且并不意在描繪本發(fā)明的特定參數(shù)。為了清楚且易于說明，要素的尺度可能被夸大。應參照詳細描述以得到精確的尺度。圖意在僅示出本發(fā)明的典型實施例，并因此不應被視為限制本發(fā)明的范圍。在圖中，類似的附圖標記表示類似的要素。
【具體實施方式】
[0016]現(xiàn)在將參照其中示出示例性實施例的附圖在此更完全地描述示例性實施例。但是，可以以許多不同的形式實現(xiàn)本公開，并且本公開不應被解釋為限于這里闡述的示例性實施例。而是，提供這些示例性實施例，以使得本公開將是徹底和完整的，并且將完整地向本領域技術人員傳達本公開的范圍。在描述中，公知的特征和技術的細節(jié)可能被省略，以避免不必要地混淆所呈現(xiàn)的實施例。
[0017]本發(fā)明的實施例可包括形成具有帶角度的凹陷鰭的FinFET結構的方法以及得到的結構?？赏ㄟ^在襯底之上形成鰭、在鰭之上形成柵極、在柵極的側壁上形成間隔件、去除鰭的處于柵極和間隔件之外的部分、并然后蝕刻鰭的處于柵極和間隔件之下的剩余部分以形成帶角度的凹陷，來形成FinFET結構。在一些實施例中，帶角度的凹陷可然后填充有將向鰭施加應力的應激物材料。由于應激物材料因帶角度的凹陷而在多于一個的平面上接觸鰭，因此，相對于應激物僅在單個平面上接觸鰭的結構，可更有效地向鰭施加應力。
[0018]以下出于描述的目的，諸如“上”、“下”、“右”、“左”、“垂直”、“水平”、“頂”、“底”及其派生詞的術語應涉及如圖中取向的所公開的結構和方法。諸如“之上”、“覆蓋”、“在…頂上”、“在頂部”、“位于…上”或“位于…頂上”的術語意味著諸如第一結構的第一要素存在于諸如第二結構的第二要素上，其中，可在第一要素和第二要素之間存在諸如界面結構的介入要素。術語“直接接觸”意味著諸如第一結構的第一要素和諸如第二結構的第二要素在沒有任何中間導電、絕緣或半導體層處于兩個要素的界面處的情況下被連接。
[0019]為了不混淆本發(fā)明的實施例的呈現(xiàn)，在以下的詳細描述中，本領域中已知的一些處理步驟或操作可能出于呈現(xiàn)及說明的目的而已被組合在一起，并且在一些情形下可能不被詳細描述。在其它的情形下，本領域中已知的一些處理步驟或操作可能根本就不被描述。應理解，以下的描述更關注于本發(fā)明的各種實施例的特有的特征或要素。
[0020]參照圖1，可在襯底110之上形成鰭120。鰭120可具有約2nm至約40nm、優(yōu)選約4nm至約20nm的范圍內(nèi)的寬度，約5nm至約300nm、優(yōu)選約1nm至約80nm的范圍內(nèi)的高度?？衫缤ㄟ^使用光刻處理、后跟諸如反應離子蝕刻(RIE)或等離子體蝕刻的各向異性蝕刻處理從襯底110去除材料，來形成鰭120。也可利用在本領域中已知的其它鰭形成方法，諸如側壁圖像轉印(SIT)。
[0021]在一些實施例中，襯底110可以是塊體襯底或絕緣體上半導體(SOI)襯底。在襯底110是塊體襯底的實施例中，鰭120的材料可與襯底110相同，并且可在鰭120與襯底110之間不存在可識別的邊界。襯底110可由本領域中典型地知曉的任何半導體材料制成，包括例如硅、鍺、硅鍺合金、硅碳化物、硅鍺碳化物合金和化合物(例如，II1-V和I1-VI)半導體材料?；衔锇雽w材料的非限制性例子包括砷化鎵、砷化銦和磷化銦。
[0022]在襯底110是SOI襯底的實施例中，鰭120可由通過埋入絕緣體層(未示出)與基體半導體襯底分離的頂部半導體層形成。在這樣的實施例中，頂部半導體層和基體半導體襯底可由與上面討論的塊體襯底相同的材料制成。埋入絕緣體層可具有約10nm至約500nm的范圍內(nèi)、優(yōu)選約200nm的厚度。在這樣的實施例中，鰭120可置于埋入絕緣體層上，與基體半導體襯底分離。
[0023]參照圖2，柵極210可在鰭120的一部分(典型地如所示的那樣為中央部分)之上形成。柵極結構可具有約40nm至約200nm、優(yōu)選約50nm至約150nm的