一種集成電路及其制造方法和電子裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種集成電路及其制造方法和電子裝置。
【背景技術(shù)】
[0002]在半導(dǎo)體技術(shù)領(lǐng)域中，射頻前端模塊(Rad1 Frequency Frond-End Module,簡稱RF FEM)，是無線通信設(shè)備(例如手機、平板電腦等)中的關(guān)鍵組件，而射頻開關(guān)器件(簡稱射頻開關(guān)，通常為集成電路或集成電路的一部分)又是射頻前端模塊的關(guān)鍵組件之一。射頻前端模塊(RF FEM)中的射頻開關(guān)，需要具有高的信號保真性、低的插入損失、良好的線性特征和較小的信號形變。
[0003]在現(xiàn)有技術(shù)中，射頻開關(guān)通常采用砷化鎵(GaAs)半導(dǎo)體晶體管制造，其加工制造及封裝成本較昂貴。近年來，隨著半導(dǎo)體技術(shù)的進步，已經(jīng)可以采用絕緣體上硅金屬氧化物半導(dǎo)體場效應(yīng)晶體管(SOI M0S)制造射頻開關(guān)器件，并且制得的射頻開關(guān)器件已經(jīng)能夠接近或達到采用砷化鎵(GaAs)半導(dǎo)體晶體管制造的射頻開關(guān)器件的性能水平。
[0004]然而，在采用絕緣體上硅金屬氧化物半導(dǎo)體場效應(yīng)晶體管(以下簡稱晶體管)制造的射頻開關(guān)器件中，仍然存在晶體管的源極、漏極和柵極以及互連線與半導(dǎo)體襯底的寄生耦合作用，仍然帶來附加的寄生電容，而這種寄生電容會隨著開關(guān)信號的電壓變化而變化，從而進一步影響場效應(yīng)晶體管的綜合性能，最終影響射頻開關(guān)器件甚至整個射頻前端模塊的性能。
[0005]因此，為了解決上述問題，本發(fā)明提出一種新的集成電路及其制造方法。

【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種集成電路及其制造方法和電子裝置，該集成電路可以降低晶體管的源極、漏極和柵極以及互連線與半導(dǎo)體襯底的耦合作用，減小因基板耦合效應(yīng)產(chǎn)生的寄生電容。
[0007]本發(fā)明實施例一提供一種集成電路，包括復(fù)合半導(dǎo)體襯底以及位于所述復(fù)合半導(dǎo)體襯底上的晶體管；
[0008]所述復(fù)合半導(dǎo)體襯底包括第一半導(dǎo)體襯底、位于所述第一半導(dǎo)體襯底之上的犧牲層、位于所述犧牲層之上的絕緣層以及位于所述絕緣層之上的第二半導(dǎo)體襯底；所述晶體管形成于所述第二半導(dǎo)體襯底之上，所述晶體管的底部由所述絕緣層所隔離，不同的所述晶體管之間由位于所述第二半導(dǎo)體襯底內(nèi)的淺溝槽隔離所隔離；
[0009]其中，所述犧牲層內(nèi)設(shè)置有位于所述晶體管的下方的空腔，相鄰的所述空腔之間由隔離插塞所隔離。
[0010]可選地，所述空腔的上部與底部分別與所述絕緣層以及所述第一半導(dǎo)體襯底相鄰接，并且，相鄰的所述空腔之間由隔離插塞所隔離。
[0011]可選地,所述空腔的高度為100nm-4um。進一步的,所述空腔的高度為lum_2um。
[0012]可選地，所述隔離插塞貫穿所述淺溝槽隔離和所述絕緣層，并且所述隔離插塞的下端與所述第一半導(dǎo)體襯底相抵頂。
[0013]可選地，所述隔離插塞的材料為氧化硅(Si02)、摻氟硅酸鹽玻璃(FSG)、高密度等離子體氧化物(HDP oxide)或低k介電材料。其中,低k介電材料一般指k〈4的介電材料。
[0014]可選地，該集成電路還包括設(shè)置于所述第二半導(dǎo)體襯底的上方并覆蓋所述晶體管的第一體介電層，其中，所述晶體管的頂部被所述第一體介電層所隔離。
[0015]可選地，所述第一體介電層的材料為氧化硅(Si02)、摻氟硅酸鹽玻璃(FSG)、高密度等離子體氧化物(HDP oxide)或低k介電材料(一般指k〈4的介電材料)。
[0016]可選地，所述第一體介電層和所述隔離插塞的材料相同。
[0017]可選地，所述絕緣層為氧化物層。
[0018]可選地，所述犧牲層的材料為單晶鍺硅或多晶鍺硅。
[0019]可選地，所述晶體管為金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOS FET)。
[0020]可選地，所述集成電路為射頻開關(guān)器件；或者，所述集成電路為包括射頻開關(guān)器件的射頻前端模塊，并且所述晶體管為所述射頻開關(guān)器件中的晶體管。
[0021]本發(fā)明實施例二提供一種集成電路的制造方法，所述方法包括:
[0022]步驟SlOl:提供復(fù)合半導(dǎo)體襯底，其中所述復(fù)合半導(dǎo)體襯底包括第一半導(dǎo)體襯底、位于所述第一半導(dǎo)體襯底之上的犧牲層、位于所述犧牲層之上的絕緣層以及位于所述絕緣層之上的第二半導(dǎo)體襯底；
[0023]步驟S102:在所述第二半導(dǎo)體襯底上形成保護層，并形成貫穿所述保護層與所述第二半導(dǎo)體襯底的淺溝槽隔離；
[0024]步驟S103:形成貫穿所述淺溝槽隔離、所述絕緣層以及所述犧牲層的導(dǎo)通孔；
[0025]步驟S104:采用選擇性刻蝕的方法去除所述犧牲層位于不同的所述導(dǎo)通孔之間的部分，在所述犧牲層內(nèi)形成空腔區(qū)域；
[0026]步驟S105:向所述導(dǎo)通孔內(nèi)填充介電材料并通過化學(xué)機械拋光(CMP)去除多余的介電材料以形成隔離插塞，所述隔離插塞將所述空腔區(qū)域隔離成多個空腔；
[0027]步驟S106:去除所述淺溝槽隔離高于所述第二半導(dǎo)體襯底的部分、所述隔離插塞高于所述第二半導(dǎo)體襯底的部分以及所述保護層，在所述第二半導(dǎo)體襯底位于所述淺溝槽隔離之間的區(qū)域上形成晶體管。
[0028]可選地，在所述步驟SlOl中，所述犧牲層的材料為單晶鍺硅或多晶鍺硅。
[0029]可選地，在所述步驟S104中，所述選擇性刻蝕的方法為濕法刻蝕，所采用的刻蝕液為熱鹽酸(HCL)。
[0030]可選地，在所述步驟S102中，所述保護層的材料為氮化硅。
[0031]可選地，在所述步驟S103中，不同的所述導(dǎo)通孔所共同形成的圖案不構(gòu)成閉合結(jié)構(gòu)，即彼此不連通。
[0032]可選地，所述空腔的高度為100nm-4um。進一步地,所述空腔的高度為lum_2um。
[0033]可選地，所述步驟SlOl包括:
[0034]步驟SlOll:提供第一半導(dǎo)體襯底；
[0035]步驟S1012:在所述第一半導(dǎo)體襯底之上形成犧牲層；
[0036]步驟S1013:對所述犧牲層的上表面進行氧化以形成位于所述犧牲層之上的絕緣層；
[0037]步驟S1014:在所述絕緣層之上粘合第二半導(dǎo)體襯底。
[0038]可選地，在所述步驟S106之后還包括步驟S107:在第二半導(dǎo)體襯底的上方形成覆蓋所述晶體管的第一體介電層。
[0039]可選地，所述集成電路為射頻開關(guān)器件；或者，所述集成電路為包括射頻開關(guān)器件的射頻前端模塊，并且所述晶體管為所述射頻開關(guān)器件中的晶體管。
[0040]本發(fā)明實施例三提供一種電子裝置，其包括如上所述的集成電路。
[0041]本發(fā)明的集成電路，由于在復(fù)合半導(dǎo)體襯底的犧牲層內(nèi)設(shè)置有位于晶體管下方的空腔，可以隔離晶體管與復(fù)合半導(dǎo)體襯底(主要指第一半導(dǎo)體襯底)，因此可以降低晶體管的源極、漏極和柵極以及互連線與復(fù)合半導(dǎo)體襯底(主要指第一半導(dǎo)體襯底)之間的寄生耦合作用，減小因基板耦合效應(yīng)產(chǎn)生的寄生電容，提高集成電路的性能。本發(fā)明的集成電路的制造方法，用于制造上述集成電路，制得的集成電路同樣具有上述優(yōu)點。本發(fā)明的電子裝置，使用了上述集成電路，因而也具有上述優(yōu)點。
【附圖說明】
[0042]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0043]附圖中:
[0044]圖1為本發(fā)明實施例一的一種集成電路的結(jié)構(gòu)的一種示意性剖視圖；
[0045]圖2A至2F為本發(fā)明實施例二的一種集成電路的制造方法的相關(guān)步驟形成的圖形的示意性剖視圖；
[0046]圖3為本發(fā)明實施例二的一種集成電路的制造方法的一種示意性流程圖。
【具體實施方式】
[0047]在下文的描述中，給出了大量具體的