三維多層阻變存儲(chǔ)器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路制造領(lǐng)域，特別涉及一種三維多層阻變存儲(chǔ)器。
【背景技術(shù)】
[0002] 隨著存儲(chǔ)器市場(chǎng)逐漸受消費(fèi)電子驅(qū)動(dòng)，對(duì)高密度低成本的存儲(chǔ)需求不斷增加。目 前，閃存（flash)是最流行的高密度存儲(chǔ)器，但是可以預(yù)見隨著特征尺寸的縮小，閃存會(huì)遇 到發(fā)展瓶頸，阻變存儲(chǔ)器（resistiveswitchmemory)作為一種閃存的潛在替代者正被廣 泛關(guān)注，其尺寸不僅能夠隨特征尺寸的縮小而縮小，而且易于制造。目前，阻變存儲(chǔ)器通常 采用ITlR(onetransistoroneresistor)結(jié)構(gòu)，如圖1配合圖2所示，這種結(jié)構(gòu)具有抗 干擾能力強(qiáng)的優(yōu)點(diǎn)，但是它是單層結(jié)構(gòu)，不利于高密度的應(yīng)用。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明要解決的技術(shù)問題是提供一種與現(xiàn)有阻變存儲(chǔ)器相比較具有高密度存儲(chǔ) 能力的三維多層阻變存儲(chǔ)器。
[0004] 為解決上述技術(shù)問題本發(fā)明的三維多層阻變存儲(chǔ)器，包括：1個(gè)制作在硅片上的 選通管和至少2個(gè)堆疊在2層金屬層之間的存儲(chǔ)電阻；每個(gè)存儲(chǔ)電阻一端通過所述2層金 屬層中的底金屬層連接所述選通管漏端，另一端連接所述2層金屬層中的頂金屬層分別作 為該阻變存儲(chǔ)器的位線；所述選通管其柵端作為該阻變存儲(chǔ)器的字線，其源端作為該阻變 存儲(chǔ)器的源線。
[0005] 所述選通管采用通過柵極控制開關(guān)的MOS管，可以是NMOS也可以是PM0S。
[0006] 其中，所述存儲(chǔ)電阻個(gè)數(shù)為2~100個(gè)。
[0007] 其中，所述金屬層的層數(shù)為2~10層。
[0008] 其中，所述被堆疊在不同金屬層的存儲(chǔ)電阻在堅(jiān)直方向上位置完全重合。
[0009]其中，所述金屬層是鋁Al、鋁銅Alcu或銅Cu,所述存儲(chǔ)電阻的阻變存儲(chǔ)介質(zhì)是鎢 氧化物WOx或二氧化鉿Hf02。
[0010] 本發(fā)明的三維多層阻變存儲(chǔ)器ITxR(其中X代表存儲(chǔ)電阻的個(gè)數(shù)取值范圍是2~ 100的整數(shù))在提高阻變存儲(chǔ)器存儲(chǔ)密度的同時(shí)相對(duì)傳統(tǒng)ITlR阻變存儲(chǔ)器在面積上具有較 大優(yōu)勢(shì)。
【附圖說明】
[0011] 下面結(jié)合附圖與【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明：
[0012] 圖1是現(xiàn)有ITlR阻變存儲(chǔ)器的結(jié)構(gòu)示意圖一。
[0013] 圖2是現(xiàn)有ITlR阻變存儲(chǔ)器的結(jié)構(gòu)示意圖二。
[0014] 圖3是本發(fā)明一實(shí)施例的結(jié)構(gòu)示意圖一。
[0015] 圖4是本發(fā)明一實(shí)施例的結(jié)構(gòu)示意圖二。
[0016] 附圖標(biāo)記說明
[0017]WL是字線
[0018]SL是源線
[0019]BL是位線
[0020] Ml~M4是第一~第四金屬層
[0021]Rl~R4是第一~第四存儲(chǔ)電阻
【具體實(shí)施方式】
[0022] 如圖3配合圖4所示，以一個(gè)1T4R存儲(chǔ)單元在0. 13um工藝下為例，字線WL由選 通管的多晶硅柵極形成，位線BL由第二金屬層M2和第四金屬層M4形成，源線SL由選通管 的有源區(qū)形成，
[0023] 選通管制作在硅片上，第一存儲(chǔ)電阻Rl和第二存儲(chǔ)電阻R2位于第三金屬層M3和 第四金屬層M4之間(在M3和M4之間M3是頂金屬層，M4是底金屬層）;第三存儲(chǔ)電阻R3和 第四存儲(chǔ)電阻R4位于第一金屬層Ml和第二金屬層M2之間（在Ml和M2之間M2是頂金屬 層，M3是底金屬層）；
[0024] 第一存儲(chǔ)電阻Rl和第二存儲(chǔ)電阻R2 -端連接第三金屬層M3,另一端連接第四金 屬層M4;第三存儲(chǔ)電阻R3和第四存儲(chǔ)電阻R4 -端連接第二金屬層M3,另一端連接第一金 屬層Ml;第三金屬層M3和第一金屬層Ml相連后連接選通管的漏端；第一存儲(chǔ)電阻Rl和第 二存儲(chǔ)電阻R2連接第四金屬層M4的一端分別作為位線BLl和BL2,第三存儲(chǔ)電阻R3和第 四存儲(chǔ)電阻R4連接第二金屬層M2的一端分別作為位線BL3和BL4 ;所述選通管其柵端作為 該阻變存儲(chǔ)器的字線，其源端作為該阻變存儲(chǔ)器的源線。這樣得到一個(gè)1T4R阻變存儲(chǔ)器，4 個(gè)存儲(chǔ)電阻共享1個(gè)選通管；
[0025] 基于上述結(jié)構(gòu)，本發(fā)明的存儲(chǔ)電阻個(gè)數(shù)可為2~100,金屬層的層數(shù)可為2~10 層。
[0026] 一個(gè)1T4R阻變存儲(chǔ)器可以存4位數(shù)據(jù)，ITlR以Ml為BL參考圖1、圖2所示。雖 然其一個(gè)單元結(jié)構(gòu)面積比1T4R小，但由于一個(gè)阻變存儲(chǔ)器只能存1位數(shù)據(jù)。本發(fā)明的阻變 存儲(chǔ)器與傳統(tǒng)ITlR結(jié)構(gòu)相比，1T4R存儲(chǔ)密度可以提高30%。在單元結(jié)構(gòu)Y方向上的尺寸， ITlR和ITXR相同，在單元結(jié)構(gòu)X方向上的尺寸，尺寸最小可以不超過ITlR的2倍，以1T4R 為例，一個(gè)單元的存儲(chǔ)密度為ITlR的4倍，但最小面積不到ITlR的2倍，所以可以提高存 儲(chǔ)密度1倍以上，詳細(xì)數(shù)據(jù)如表1所示：
【主權(quán)項(xiàng)】
1. 一種H維多層阻變存儲(chǔ)器，其特征在于，包括；1個(gè)制作在娃片上的選通管和至少2 個(gè)堆疊在2層金屬層之間的存儲(chǔ)電阻； 每個(gè)存儲(chǔ)電阻一端通過所述2層金屬層中的底金屬層連接所述選通管漏端，另一端連 接所述2層金屬層中的頂金屬層分別作為該阻變存儲(chǔ)器的位線； 所述選通管其柵端作為該阻變存儲(chǔ)器的字線，其源端作為該阻變存儲(chǔ)器的源線。
2. 如權(quán)利要求1所述的H維多層阻變存儲(chǔ)器，其特征在于；所述存儲(chǔ)電阻個(gè)數(shù)為2~ 100 個(gè)。
3. 如權(quán)利要求1所述的H維多層阻變存儲(chǔ)器，其特征在于；所述金屬層的層數(shù)為2~ 10層。
4. 如權(quán)利要求1所述的H維多層阻變存儲(chǔ)器，其特征在于：所述被堆疊在不同金屬層 的存儲(chǔ)電阻在豎直方向上位置完全重合。
5. 如權(quán)利要求1所述的H維多層阻變存儲(chǔ)器，其特征在于：所述金屬層是鉛A1、鉛銅 Alcu或銅化，所述存儲(chǔ)電阻的阻變存儲(chǔ)介質(zhì)是鶴氧化物WOx或二氧化給Hf02。
【專利摘要】本發(fā)明公開了一種三維多層阻變存儲(chǔ)器，包括：1個(gè)制作在硅片上的選通管和至少2個(gè)堆疊在2層金屬層之間的存儲(chǔ)電阻；每個(gè)存儲(chǔ)電阻一端通過所述2層金屬層中的底金屬層連接所述選通管漏端，另一端連接所述2層金屬層中的頂金屬層分別作為該阻變存儲(chǔ)器的位線；所述選通管其柵端作為該阻變存儲(chǔ)器的字線，其源端作為該阻變存儲(chǔ)器的源線。本發(fā)明的三維多層阻變存儲(chǔ)器在提高阻變存儲(chǔ)器存儲(chǔ)密度的同時(shí)相對(duì)傳統(tǒng)阻變存儲(chǔ)器在面積上具有較大優(yōu)勢(shì)。
【IPC分類】H01L45-00
【公開號(hào)】CN104716259
【申請(qǐng)?zhí)枴緾N201310684491
【發(fā)明人】蘇波, 劉凱, 張可鋼, 陳華倫
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司
【公開日】2015年6月17日
【申請(qǐng)日】2013年12月13日