一種半導(dǎo)體器件及其制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝,尤其涉及后高K/后金屬柵極(high-K&gate last)技術(shù)，提出了一種新的在NMOS區(qū)域和PMOS區(qū)域中分別形成金屬柵極結(jié)構(gòu)的方法。
【背景技術(shù)】
[0002]集成電路(IC)尤其是超大規(guī)模集成電路中的主要器件是金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0S)，隨著半導(dǎo)體集成電路工業(yè)技術(shù)日益的成熟，超大規(guī)模的集成電路的迅速發(fā)展，具有更高性能和更強(qiáng)功能的集成電路要求更大的元件密度，而且各個(gè)部件、元件之間或各個(gè)元件自身的尺寸、大小和空間也需要進(jìn)一步縮小。對(duì)于具有更先進(jìn)的技術(shù)節(jié)點(diǎn)的CMOS而言，后高K/金屬柵極(high-k and metal gate last)技術(shù)已經(jīng)廣泛地應(yīng)用于CMOS器件中，以避免高溫處理工藝對(duì)器件的損傷。同時(shí)，需要縮小CMOS器件柵極介電層的等效氧化層厚度(EOT),例如縮小至約1.lnm。在后高K (high-k last, HK last process)技術(shù)中，為了到達(dá)較小的EOT的厚度,采用化學(xué)氧化物界面層(chemical oxide IL)代替熱柵氧化物層(thermal gate oxide)。
[0003]在目前的后高K/后金屬柵極(high-K&gate last)技術(shù)中，包括去除虛擬多晶硅柵極和柵極氧化層以形成柵極溝槽，在柵極溝槽中沉積形成界面氧化層和高K介電層，接著在柵極溝槽中高K介電層上沉積形成功函數(shù)金屬層和金屬電極層，然后采用化學(xué)機(jī)械研磨(CMP)去除多余的功函數(shù)金屬層和金屬電極層，以形成金屬柵極。目前的后高K/后金屬柵極技術(shù)的工藝步驟為，在步驟100中，去除NMOS區(qū)域和PMOS區(qū)域中的虛擬柵極和柵極氧化層以形成金屬柵極溝槽；在步驟101中，在NMOS區(qū)域和PMOS區(qū)域中的金屬柵極溝槽中依次沉積形成界面層、高K介電層、覆蓋層、阻擋層和P型功函數(shù)金屬層；在步驟102中，采用光刻工藝在半導(dǎo)體襯底上形成圖案化的光刻膠層和底部抗反射涂層，以覆蓋PMOS區(qū)域露出NMOS區(qū)域；在步驟103中，去除NMOS區(qū)域中的P型功函數(shù)金屬層，然后去除圖案化的光刻膠層和底部抗反射涂層；在步驟104中，采用光刻工藝在半導(dǎo)體襯底上形成圖案化的光刻膠層和底部抗反射涂層，以覆蓋NMOS區(qū)域露出PMOS區(qū)域；在步驟105中，回刻蝕(recess)PMOS區(qū)域中的底部抗反射涂層和P型功函數(shù)金屬層；在步驟106中，在PMOS區(qū)域中填充N(xiāo)型功函數(shù)金屬層和電極層；在步驟107中，執(zhí)行化學(xué)機(jī)械研磨。
[0004]如圖1A-1E所示，為根據(jù)現(xiàn)有的技術(shù)制作后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的橫截面示意圖，IA所示，采用刻蝕工藝去除位于半導(dǎo)體襯底100上NMOS區(qū)域和PMOS區(qū)域中的虛擬柵極和柵極介電層保留位于虛擬柵極結(jié)構(gòu)兩側(cè)的間隙壁101，以形成金屬柵極溝槽，在金屬柵極溝槽中沉積形成高K介電層102、覆蓋層103、阻擋層104和PMOS功函數(shù)金屬層105，接著在PMOS功函數(shù)金屬層105上形成底部抗反射涂層106和光刻膠層107。
[0005]如圖1B所示，圖案化所述底部抗反射涂層106和光刻膠層107，以露出NMOS區(qū)域覆蓋PMOS區(qū)域；根據(jù)圖案化的底部抗反射涂層106和光刻膠層107去除NMOS區(qū)域中的PMOS的功函數(shù)金屬層以露出阻擋層104，接著去除圖案化所述底部抗反射涂層106和光刻膠層107。
[0006]如圖1C所示，在半導(dǎo)體襯底上形成底部抗反射涂層108和圖案化的光刻膠層109，圖案化的光刻膠層109露出PMOS區(qū)域覆蓋NMOS區(qū)域，回刻蝕PMOS區(qū)域中溝槽內(nèi)的底部抗反射涂層，同時(shí)去除了溝槽頂部附近的PMOS功函數(shù)金屬層以露出阻擋層104，再去除底部抗反射涂層108和光刻膠層109。
[0007]如圖1D所示，在半導(dǎo)體襯底上沉積形成NMOS功函數(shù)金屬層110和金屬電極層111。
[0008]如圖1E所示，采用化學(xué)機(jī)械研磨工藝去除掉多余的金屬層以露出層間介電層，最后形成金屬柵極112。
[0009]然而，在目前的后高K介電層/后金屬柵極技術(shù)中，為了避免在NMOS區(qū)域和PMOS區(qū)域的邊界處形成高K介電層，同時(shí)在NMOS和PMOS區(qū)域中的形成柵極結(jié)構(gòu)。同時(shí)，由于NMOS功函數(shù)金屬層形成在PMOS功函數(shù)金屬層上且NMOS功函數(shù)金屬層的材料為T(mén)iAl，在功函數(shù)金屬層和鋁電極金屬層之間沒(méi)有擴(kuò)散阻擋層，這將引起在NMOS區(qū)域中發(fā)生嚴(yán)重的鋁擴(kuò)散，也影響了金屬柵極的填充。
[0010]因此，需要一種新的方法，在后高K介電層/后金屬柵極工藝中分別在NMOS區(qū)域和PMOS區(qū)域形成金屬柵極結(jié)構(gòu)，以解決現(xiàn)有技術(shù)中的問(wèn)題。

【發(fā)明內(nèi)容】

[0011]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡(jiǎn)化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0012]為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，本發(fā)明提出了一種制作半導(dǎo)體器件的方法，提供具有第一區(qū)域和第二區(qū)域的半導(dǎo)體襯底，所述第一區(qū)域包括虛擬柵極，所述第二區(qū)域包括虛擬柵極；去除所述第一區(qū)域中的虛擬柵極和所述第二區(qū)域中的虛擬柵極，以在所述第一區(qū)域中形成第一溝槽，在所述第二區(qū)域中形成第二溝槽；在所述半導(dǎo)體襯底上沉積形成高K介電層；在所述高K介電層上形成犧牲層，所述犧牲層填充所述第一溝槽和所述第二溝槽；去除位于所述層間介電層上的所述犧牲層；采用光刻工藝去除所述第一溝槽中的所述犧牲層；在所述半導(dǎo)體襯底上依次形成第一覆蓋層、第一阻擋層、第一功函數(shù)金屬層、第二阻擋層和第一金屬電極層；去除位于所述層間介電層上的所述高K介電層、所述第一覆蓋層、所述第一阻擋層、所述第一功函數(shù)金屬層、所述第二阻擋層和所述金屬電極層，以露出所述層間介電層；采用光刻工藝去除所述第二溝槽中的所述犧牲層；在所述半導(dǎo)體襯底上依次形成第二覆蓋層、第三阻擋層、第二功函數(shù)金屬層、第四阻擋層和第二金屬電極層；去除位于所述層間介電層上的所述第二覆蓋層、所述第三阻擋層、所述第二功函數(shù)金屬層、所述第四阻擋層和所述第二金屬電極層，以露出所述層間介電層。
[0013]優(yōu)選地，所述第一功函數(shù)金屬層為P型功函數(shù)金屬層，所述第二功函數(shù)金屬層為N型函數(shù)金屬層；或所述第一功函數(shù)金屬層為N型功函數(shù)金屬層，所述第二功函數(shù)金屬層為P型功函數(shù)金屬層。
[0014]優(yōu)選地，所述半導(dǎo)體襯底和所述高K介電層之間還形成有界面層，所述界面層的材料為熱氧化層、氮的氧化物層或化學(xué)氧化層，所述界面層的厚度范圍為5埃至10埃。
[0015]優(yōu)選地，所述第一區(qū)域?yàn)镻MOS區(qū)域，所述第二區(qū)域?yàn)镹MOS區(qū)域；或所述第一區(qū)域?yàn)镹MOS區(qū)域，所述第二區(qū)域?yàn)镻MOS區(qū)域。
[0016]優(yōu)選地，所述犧牲層的材料為非晶硅或者非晶硅化物，采用ALD或者CVD形成所述犧牲層。
[0017]優(yōu)選地，采用平坦化工藝或者回刻蝕工藝去除位于所述層間介電層上的所述犧牲層。
[0018]優(yōu)選地，采用平坦化工藝或者回刻蝕工藝去除位于所述層間介電層上的所述高K介電層、所述第一覆蓋層、所述第一阻擋層、所述第一功函數(shù)金屬層、所述第二阻擋層和所述第二金屬電極層；采用平坦化工藝或者回刻蝕工藝去除位于所述層間介電層上的所述第二覆蓋層、所述第三阻擋層、所述第二功函數(shù)金屬層、所述第四阻擋層和所述第二金屬電極層。
[0019]優(yōu)選地，所述半導(dǎo)體襯底中形成有鰭片結(jié)構(gòu)。
[0020]本發(fā)明還提出了一種半導(dǎo)體器件，包括:具有第一區(qū)域和第二區(qū)域的半導(dǎo)體襯底；依次形成于所述半導(dǎo)體襯底的所述第一區(qū)域上的高K介電層、覆蓋層、第一阻擋層、P型功函數(shù)金屬層、第二阻擋層和金屬柵極層；依次形成于所述半導(dǎo)體襯底的所述第二區(qū)域上的高K介電層、覆蓋層、第一阻擋層、N型功函數(shù)金屬層、第二阻擋層和金屬柵極層。
[0021]優(yōu)選地，所述第一區(qū)域?yàn)镻MOS區(qū)域，所述第二區(qū)域?yàn)镹MOS區(qū)域。
[0022]優(yōu)選地，所述半導(dǎo)體襯底和所述高K介電層之間還形成有界面層，所述界面層的材料為熱氧化層、氮的氧化物層或化學(xué)氧化層，所述界面層的厚度范圍為5埃至10埃。
[0023]優(yōu)選地，所述半導(dǎo)體襯底中形成有鰭片結(jié)構(gòu)。
[0024]綜上所示，本發(fā)明的方法在形成高K介電層之后采用犧牲層以實(shí)現(xiàn)在NMOS區(qū)域和PMOS區(qū)域中分別形成金屬柵極結(jié)構(gòu)，同時(shí)，在功函數(shù)金屬層和鋁金屬電極層之間添加形成阻擋層，以避免發(fā)生鋁擴(kuò)散，提高半導(dǎo)體器件的整體性能，提高半導(dǎo)體器件的良品率。
【附圖說(shuō)明】
[0025]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。在附圖中，
[0026]圖1A-1E為根據(jù)現(xiàn)有技術(shù)制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的剖面結(jié)構(gòu)示意圖；
[0027]圖2A-2F為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件相關(guān)步驟所獲得的器件的剖面結(jié)構(gòu)示意圖；
[0028]圖3為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的工藝流程圖；
[0029]圖4A-4F為根據(jù)本發(fā)明另一個(gè)實(shí)施方式制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件相關(guān)步驟所獲得的器件的剖面結(jié)構(gòu)示意圖；
[0030]圖5為根據(jù)本發(fā)明另一個(gè)實(shí)施方式制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的工藝流程圖。
【具體實(shí)施方式】
[0031]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0032]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說(shuō)明本發(fā)明的方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0033]應(yīng)