溝槽柵功率半導(dǎo)體場效應(yīng)晶體管的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明大體上涉及功率場效應(yīng)晶體管的結(jié)構(gòu)和制造，并且具體來說涉及溝槽柵功率金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)以及溝槽柵絕緣柵雙極晶體管(IGBT)。
【背景技術(shù)】
[0002]本發(fā)明將在η溝道功率FET中說明，但是在以下說明中將理解，本發(fā)明同樣適用于P溝道功率FET。在本發(fā)明說明書中，重?fù)诫s的η型區(qū)域標(biāo)記為η+，并且重?fù)诫s的ρ型區(qū)域標(biāo)記為P+。這些重?fù)诫s區(qū)域通常具有介于IXlO18cnT3與IXlO21cnT3之間的摻雜濃度。另一方面，輕摻雜的η型區(qū)域標(biāo)記為η_，并且輕摻雜的ρ型區(qū)域標(biāo)記為ρ_。這些輕摻雜區(qū)域通常具有介于I X 113CnT3與I X 10 17CnT3之間的摻雜濃度。
[0003]低壓功率MOSFET已經(jīng)廣泛用于開關(guān)模式電源(例如，DC-DC轉(zhuǎn)換器)中。例如，目前先進(jìn)技術(shù)中央處理單元(CPU)需要DC-DC轉(zhuǎn)換器，所述DC-DC轉(zhuǎn)換器同時(shí)提供大約1A的高輸出電流以及低輸出電壓。為了在轉(zhuǎn)換器中獲得高效率，此處的功率MOSFET應(yīng)具有極低的導(dǎo)通電阻。低壓功率MOSFET的導(dǎo)通電阻的重要組成部分是溝道電阻。因此，溝槽柵結(jié)構(gòu)常用于低壓功率MOSFET中，以提供與平面結(jié)構(gòu)相比相對較大的溝道密度。此外，需要努力減小這些溝槽柵功率MOSFET的元胞尺寸，以便增加溝道密度。因此，本發(fā)明的目標(biāo)是提供具有小元胞尺寸以及因此低導(dǎo)通電阻的低壓溝槽柵功率MOSFET。此外，小元胞尺寸在溝槽柵IGBT結(jié)構(gòu)中也是合乎需要的，因?yàn)樗鲂≡叽缈梢栽诎l(fā)射極附近引起注入增強(qiáng)并且因此產(chǎn)生減小的開態(tài)壓降。因此，本發(fā)明的另一目標(biāo)是提供具有低開態(tài)壓降的溝槽柵IGBT0
[0004]除了導(dǎo)通電阻需求之外，溝槽柵功率MOSFET(TMOS)還需要具有高可靠性。例如，由于該器件中的寄生BJT的激活，因此在非箝位感應(yīng)開關(guān)(WS)期間該器件不應(yīng)發(fā)生故障。因此，本發(fā)明的又另一目標(biāo)是提供具有改進(jìn)的UIS強(qiáng)度的TM0S。此外，還應(yīng)防止IGBT中的寄生BJT的激活，以便使該裝置實(shí)現(xiàn)無閂鎖。因此，本發(fā)明的又另一目標(biāo)是提供無閂鎖的溝槽柵IGBT。
[0005]圖1中示出現(xiàn)有技術(shù)TMOS結(jié)構(gòu)的橫截面。器件的溝道位于P型體區(qū)(13)的側(cè)壁表面處，并且在通路狀態(tài)下n+源區(qū)(11)和n_-epi(14)由所述溝道連接。器件的導(dǎo)通電阻大部分取決于所述器件的元胞尺寸。實(shí)現(xiàn)高溝道密度以及因此小溝道電阻需要小的元胞尺寸。
[0006]圖2中示出現(xiàn)有技術(shù)溝槽柵TMOS結(jié)構(gòu)的橫截面[I]。如圖中所示，層間電介質(zhì)(ILD) (32)位于溝槽中的柵電極(21)的頂部，并且柵電極(21)通過ILD(32)與源極(22)隔離。與圖1中所示的結(jié)構(gòu)相比，η+源區(qū)(11)的寬度可以減小，因?yàn)樵跍喜蹡臫MOS中在源極接觸孔與柵電極(21)之間不存在橫向空間。減小的元胞尺寸會產(chǎn)生與圖1中所示的結(jié)構(gòu)相比減小的導(dǎo)通電阻。然而，需要一種復(fù)雜的淀積和深蝕刻過程以在器件中形成ILD(32)。
[0007]在圖1和圖2中示出的器件結(jié)構(gòu)中，在這些結(jié)構(gòu)不變的情況下，可以通過使用先進(jìn)的光刻技術(shù)來減小元胞尺寸。然而，那些結(jié)構(gòu)中的減小的元胞尺寸還可以產(chǎn)生n+源區(qū)(11)以及源極(22)的減小的接觸面積，并且此處的接觸電阻將會增加。由于此種限制，即使使用先進(jìn)的光刻技術(shù)，那些器件的導(dǎo)通電阻也無法減小很多。為了緩和接觸問題，已提出現(xiàn)有技術(shù)埋柵TMOS結(jié)構(gòu)，如圖3中所示[2]。然而，在埋柵結(jié)構(gòu)中，接觸面積仍然受元胞尺寸的限制，并且接觸問題無法被完全解決。
[0008]為了解決源極處的接觸問題，已提出現(xiàn)有技術(shù)溝槽形源極接觸孔TMOS結(jié)構(gòu)[3]。圖4中示出溝槽形源極接觸孔TMOS結(jié)構(gòu)的橫截面。在此結(jié)構(gòu)中，n+源區(qū)(11)和源極(22)在溝槽形接觸孔的側(cè)壁處接觸。在源極處的接觸面積不受元胞尺寸的限制，并且接觸面積僅由η+源區(qū)(11)的深度確定，而不是由η +源區(qū)(11)的寬度確定。此結(jié)構(gòu)使器件能夠用先進(jìn)的光刻技術(shù)制造，而不會增加源極處的接觸電阻。然而，所述結(jié)構(gòu)需要深的η+源區(qū)(11)以提供大的源極接觸面積，但是淺的η+源區(qū)(11)通常用于所述結(jié)構(gòu)中以便獲得ρ型體區(qū)(13)的大致均勻的摻雜分布。如圖中所示，P型體區(qū)(13)位于η+源區(qū)(11)的下方，并且出于減小溝道電阻的目的，均勻摻雜的P型體區(qū)(13)是合乎需要的[4]。ρ型體區(qū)(13)以及η+源區(qū)(11)兩者通常通過離子注入以及退火形成。在淺的η +源區(qū)(11)的情況下，可以通過多次低能離子注入獲得P型體區(qū)(13)的大致均勻的摻雜分布，因?yàn)檫@些注入的投影射程的標(biāo)準(zhǔn)差相對較小。然而，如果η+源區(qū)(11)較深，那么需要高能離子注入來形成ρ型體區(qū)(13)，并且由于所述注入的投影射程的相對較大的標(biāo)準(zhǔn)差，可能難以實(shí)現(xiàn)大致均勻的摻雜分布。由于用于所述結(jié)構(gòu)中的淺η+源區(qū)(11)，因此與先前在圖1、圖2和圖3中示出的這些結(jié)構(gòu)相比，源極處的接觸電阻不會減小很多。

【發(fā)明內(nèi)容】

[0009]因此，本發(fā)明的目標(biāo)是提供具有減小的導(dǎo)通電阻的溝槽柵功率MOSFET(TMOS)結(jié)構(gòu)。
[0010]為了實(shí)現(xiàn)此目標(biāo)以及其他目標(biāo)，本發(fā)明提供具有重?fù)诫s的多晶硅源區(qū)的TMOS結(jié)構(gòu)。圖5中示出器件結(jié)構(gòu)的橫截面。如圖中所示，多晶硅n+源區(qū)(11)的深度(厚度)比常規(guī)TMOS的深度(厚度)大得多，所述常規(guī)TMOS在n+源區(qū)(11)的側(cè)壁處提供較小接觸電阻。在形成P型體區(qū)(13)之后，多晶硅n+源區(qū)(11)可以通過低溫淀積形成。因此，ρ型體區(qū)(13)的摻雜分布可以得到良好控制，因?yàn)槠湓诠璧谋砻娓浇纬?。另一方面，與圖1中示出的器件的元胞尺寸相比，在器件的源極處的溝槽形接觸孔提供減小的元胞尺寸。通過使用溝槽形接觸孔，多晶硅η+源區(qū)(11)由接觸孔的側(cè)壁處的源極(22)接觸，并且如果元胞尺寸通過使用更先進(jìn)的光刻技術(shù)進(jìn)一步減小，那么接觸電阻將不會增加。此外，溝槽形接觸孔還提供小的寄生η+源區(qū)(11)/ρ型體區(qū)(13)/n_-epi(14)三極管的基區(qū)電阻，這使器件具備更堅(jiān)固的UIS性能[5]。
[0011]此外，本發(fā)明還可以實(shí)施于溝槽柵IGBT結(jié)構(gòu)中以提供減小的開態(tài)壓降以及無閂鎖特征。
[0012]一種溝槽柵功率MOSFET結(jié)構(gòu)，其包括:
[0013]在底部處的漏極(23)，
[0014]第一導(dǎo)電型的重?fù)诫s襯底(15)，所述重?fù)诫s襯底(15)在所述漏極(23)的頂部上，
[0015]第一導(dǎo)電型的輕摻雜外延層(14)，所述輕摻雜外延層(14)在所述重?fù)诫s襯底
(15)的頂部上，
[0016]第二導(dǎo)電型的體區(qū)(13)，所述體區(qū)(13)在所述外延層(14)的頂部上，
[0017]第二導(dǎo)電型的重?fù)诫s擴(kuò)散區(qū)(12)，所述重?fù)诫s擴(kuò)散區(qū)(12)將所述體區(qū)(13)連接到源極(22)，
[0018]源極(22)，所述(22)源極位于溝槽形接觸孔(42)中并且位于器件的頂部，
[0019]第一導(dǎo)電型的重?fù)诫s多晶硅源區(qū)(11)，所述重?fù)诫s多晶硅源區(qū)(11)在所述體區(qū)
(13)的頂部上并且在所述溝槽形接觸孔(42)的側(cè)壁處由所述源極(22)接觸，
[0020]柵電介質(zhì)(31)，所述柵電介質(zhì)(31)覆蓋所述體區(qū)(13)的側(cè)壁表面并且在所述源區(qū)(11)與所述外延層(14)之間形成溝道，
[0021]柵電極(21)，所述柵電極(21)靠近柵溝槽(41)中的所述柵電介質(zhì)(31)以及
[0022]層間電介質(zhì)(32)，所述層間電介質(zhì)(32)覆蓋所述柵電極(21)的上表面以及所述源區(qū)(11)的上表面。
[0023]進(jìn)一步的，其中所述柵電介質(zhì)(31)是氧化硅或高介電常數(shù)電介質(zhì)，包含但不限于，二氧化給和氧化鋁。
[0024]進(jìn)一步的，其中所述柵電極(21)是多晶硅、金屬以及金屬硅化物中的至少一者。
[0025]進(jìn)一步的，其中所述ILD(32)是是氧化娃。
[0026]進(jìn)一步的，其中所述體區(qū)(13)具有大致均勻的摻雜分布。
[0027]進(jìn)一步的，其中所述源極(22)以及所述漏極(23)是金屬或金屬硅化物，包含但不限于，鋁、銅、鎢、鈦硅化物、鈷硅化物以及鎳硅化物。
[0028]一種溝槽柵IGBT結(jié)構(gòu)，其包括:
[0029]在底部處的集電極(25)，
[0030]第二導(dǎo)電型的重?fù)诫s集電區(qū)(17)，所述重?fù)诫s集電區(qū)(17)在所述集電極(25)的頂部上，
[0031]第一導(dǎo)電型的緩沖區(qū)(16)，所述緩沖區(qū)(16)在所述集電區(qū)(17)的頂部上，
[0032]第一導(dǎo)電型的輕摻雜漂移區(qū)(14)，所述輕摻雜漂移區(qū)(14)在所述緩沖區(qū)(16)的頂部上，
[0033]第二導(dǎo)電型的體區(qū)(13)，所述體區(qū)(13)在所述漂移區(qū)(14)的頂部上，<