半導(dǎo)體裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體裝置的制造方法，特別涉及具有溝槽柵結(jié)構(gòu)的絕緣柵型半導(dǎo)體裝置的制造方法的改良。
【背景技術(shù)】
[0002]在推進(jìn)電力變換裝置的低功耗化的過程中，對于在該電力變換裝置中發(fā)揮核心作用的功率器件的低功耗化的期望值較高。在該功率器件當(dāng)中，通過電導(dǎo)調(diào)制效應(yīng)而能夠?qū)崿F(xiàn)低通態(tài)電壓，而且因?yàn)檫M(jìn)行電壓驅(qū)動，因此容易進(jìn)行柵極控制的絕緣柵型雙極晶體管(以下，稱為IGBT)的使用逐漸趨于穩(wěn)定。對于該IGBT的結(jié)構(gòu)，在圖24中示出了一例。在圖24中，為了容易觀察附圖，省略了表示截面的陰影線的一部分。在圖24(a)的主要部分截面圖所示的平面柵型IGBT 100中，通過沿著晶片表面設(shè)有柵電極1la來形成平面柵結(jié)構(gòu)。在圖24(b)的主要部分截面圖所示的溝槽柵型IGBT 200中，通過在具有從晶片表面的條紋狀的平面圖案向深度方向垂直延伸的形狀的溝槽201內(nèi)部隔著氧化膜202埋設(shè)柵電極203來形成溝槽柵結(jié)構(gòu)。另外，由于溝槽柵型IGBT 200在沿著溝槽201的內(nèi)部的兩側(cè)壁的P型基區(qū)204，即在基板面沿垂直方向形成η溝道(未圖示)，所以容易使溝槽開口寬度和間隔變窄。其結(jié)果，容易使溝道密度比平面柵型IGBT高。另外，由于能夠進(jìn)行溝道的高密度化，并且能夠使通態(tài)電壓進(jìn)一步降低，所以近年來溝槽柵型IGBT的使用不斷增加。
[0003]針對如上所述的能夠通過提高溝道密度而降低通態(tài)電壓的溝槽柵結(jié)構(gòu)，公開了一種溝槽柵結(jié)構(gòu)的附圖，記載了在溝槽底部將在溝槽內(nèi)表面形成的柵電極膜分離的構(gòu)成(專利文獻(xiàn)I)。另外，在專利文獻(xiàn)I中，公開了通過各向異性蝕刻對在溝槽內(nèi)同樣形成的多晶硅膜進(jìn)行蝕刻的柵電極的分割方法。此外，在專利文獻(xiàn)2中，公開了在底部將填充于溝槽內(nèi)部的多晶硅層分割，僅將靠近η+型發(fā)射區(qū)和P型基區(qū)側(cè)(活性臺面區(qū)側(cè))的側(cè)壁側(cè)的多晶硅層分離分割為柵電極，浮動臺面區(qū)側(cè)的多晶硅層不與柵電極連接，而與發(fā)射極連接的結(jié)構(gòu)。此外，在該專利文獻(xiàn)2中，也公開了這種多晶硅層的分割方法。即，形成不完全填充溝槽內(nèi)的程度的厚度的多晶硅層。在殘留基板表面的多晶硅層的狀態(tài)下，將氧化膜用作掩模而切斷溝槽底部的多晶硅層。是在用氧化膜等填充溝槽內(nèi)的多晶硅層之間而使兩側(cè)壁的多晶硅層相互絕緣分離之后，形成基板表面的多晶硅層之間的抽出部的方法。
[0004]圖25?圖34是按步驟順序表示現(xiàn)有的溝槽柵型IGBT的制造工藝的主要部分截面圖。
[0005]首先，如圖25所示，通過基于公知的反應(yīng)性離子蝕刻(RIE)等進(jìn)行的各向異性等離子刻蝕從硅基板301的表面向垂直方向形成溝槽302。通過在硅基板301的表面形成溝槽302，從而形成被溝槽2劃分的活性臺面區(qū)305和浮動臺面區(qū)306。然后，如圖26所示，在溝槽302的內(nèi)部形成柵氧化膜303a。
[0006]接下來，如圖27所示，在溝槽302內(nèi)，以不填滿溝槽302的程度的厚度利用例如化學(xué)氣相沉積(CVD)法形成摻雜多晶硅層304。例如，相對于2 μπι的溝槽寬度形成厚度0.5 μπι左右的摻雜多晶硅層304。
[0007]接著，通過利用各向異性蝕刻對該摻雜多晶硅層304進(jìn)行蝕刻，從而如圖28所示，除去硅基板301的表面上和溝槽302的底部的摻雜多晶硅層304，殘留以沿著溝槽2的兩側(cè)壁部分粘附的形狀而分離的摻雜多晶硅層304。在該工序中，沿著溝槽302的內(nèi)壁表面形成的摻雜多晶硅層304被分離分割為在溝槽302的寬度方向的側(cè)壁隔著間隙對置的兩個(gè)摻雜多晶硅電極304a、304b。
[0008]接下來，如圖29所示，利用例如化學(xué)機(jī)械研磨(CMP)法選擇性地除去硅基板301的表面上的柵氧化膜303a。
[0009]接著，為了在相鄰的溝槽302之間的臺面狀硅基板部分形成P型基區(qū)307，如圖30所示，將利用光刻法形成的光致抗蝕劑314a作為掩模，從硅基板301的表面向其內(nèi)部離子注入硼(B)。然后，在除去光致抗蝕劑314a之后，通過實(shí)施使被離子注入的硼活化的熱處理來形成P型基區(qū)307 (參照圖31)。
[0010]接下來，為了形成n+型發(fā)射區(qū)308，如圖31所示，將利用光刻法形成的光致抗蝕劑314b作為掩模，從硅基板301的表面向其內(nèi)部離子注入磷(P)。然后，在除去光致抗蝕劑314b之后，通過實(shí)施使被離子注入的磷活化的熱處理，從而如圖32所示，形成n+型發(fā)射區(qū)308。
[0011]這樣，在現(xiàn)有的溝槽柵型IGBT的制造方法中，通過兩次離子注入，從而如圖32所示，在相鄰的溝槽302之間的臺面狀硅基板部分形成P型基區(qū)307和n+型發(fā)射區(qū)308。在該兩次離子注入中，通過用抗蝕劑(光致抗蝕劑314a、314b)填埋溝槽302的內(nèi)部，從而防止向露出了柵氧化膜303a的溝槽302的底部進(jìn)行離子注入。
[0012]接著，如圖33所示，用高溫氧化膜(HTO)和/或四乙氧基硅烷(TEOS)那樣的埋入性高的氧化膜303c填充溝槽2內(nèi)部、即兩個(gè)摻雜多晶硅電極之間的間隙。
[0013]接下來，如圖34所示，選擇性地除去P型基區(qū)307上和n+型發(fā)射區(qū)308上的氧化膜303c而進(jìn)行開口，并接觸發(fā)射極310。其結(jié)果，如圖34所示，在溝槽302內(nèi)的兩側(cè)壁隔著柵氧化膜303a形成摻雜多晶硅層304分別被分離分割為活性臺面區(qū)305側(cè)的摻雜多晶硅電極304a和浮動臺面區(qū)306側(cè)的摻雜多晶硅電極304b的溝槽柵結(jié)構(gòu)。
[0014]然而，如上所述，在現(xiàn)有的溝槽柵型IGBT的制造方法中，在溝槽柵結(jié)構(gòu)的制作工藝中的圖30和圖31中，為了利用選擇性的離子注入而在硅基板301的表面的預(yù)定區(qū)域形成P型基區(qū)307和n+型發(fā)射區(qū)308，可進(jìn)行光刻工序。這時(shí)，光致抗蝕劑314a、314b進(jìn)入寬度窄的溝槽302的凹部內(nèi)。雖然溝槽302中的光致抗蝕劑314a、314b需要在離子注入后除去，但是由于溝槽302的寬度為2 μ m左右，比較狹窄，所以可以說完全除去固化的光致抗蝕劑314a、314b是不容易的。殘留的光致抗蝕劑314a、314b在后續(xù)工序中成為污染源，是導(dǎo)致合格率降低的原因之一。
[0015]現(xiàn)有技術(shù)文獻(xiàn)
[0016]專利文獻(xiàn)
[0017]專利文獻(xiàn)1:日本特開2009-200103號公報(bào)(圖1，0024段)
[0018]專利文獻(xiàn)2:美國專利第6815769號(Figl)
【發(fā)明內(nèi)容】
[0019]技術(shù)問題
[0020]本發(fā)明是為了消除上述的問題點(diǎn)而完成的。即，本發(fā)明提供具有在溝槽內(nèi)不殘留光致抗蝕劑的工藝的半導(dǎo)體裝置的制造方法。
[0021]技術(shù)方案
[0022]為了實(shí)現(xiàn)上述目的，本發(fā)明的一個(gè)方式的半導(dǎo)體裝置的制造方法的特征在于，包括如下工序:從第一導(dǎo)電型的半導(dǎo)體基板的表面向深度方向形成溝槽的工序；在溝槽內(nèi)隔著第一絕緣膜形成導(dǎo)電層的工序；在溝槽的內(nèi)部，將導(dǎo)電層分割為相互對置的柵電極和溝槽內(nèi)布線層，并用第二絕緣膜填充柵電極與上述溝槽內(nèi)布線層之間的間隙的工序；向半導(dǎo)體基板的整個(gè)表面導(dǎo)入第二導(dǎo)電型的雜質(zhì)而形成第二導(dǎo)電型的溝道形成區(qū)的工序；以及在作為溝道形成區(qū)的一部分的沿著溝槽的表面開口部并與其相鄰的區(qū)域，選擇性地形成第一導(dǎo)電型的主電極區(qū)的工序。
[0023]有益效果
[0024]根據(jù)本發(fā)明，能夠提供在制造在溝槽內(nèi)具有被分割成在溝槽的側(cè)壁隔著間隙對置的兩個(gè)導(dǎo)電體的半導(dǎo)體裝置時(shí)，具有在溝槽內(nèi)不殘留光致抗蝕劑的工藝的半導(dǎo)體裝置的制造方法。
【附圖說明】
[0025]圖1是本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置(溝槽柵型IGBT)的主要部分放大截面圖。
[0026]圖2是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置(溝槽柵型IGBT)的制造工藝流程的主要部分截面圖。
[0027]圖3是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0028]圖4是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0029]圖5是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0030]圖6是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0031]圖7是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0032]圖8是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0033]圖9是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0034]圖10是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0035]圖11是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0036]圖12是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0037]圖13是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0038]圖14是用于說明本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0039]圖15是本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的主要部分立體圖。
[0040]圖16是用于說明本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置(溝槽柵型IGBT)的制造工藝流程的主要部分截面圖。
[0041]圖17是用于說明本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0042]圖18是用于說明本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的制造工藝流程的主要部分截面圖。
[0043]圖19是用于說明本發(fā)明的第二實(shí)施方