一種多晶片系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體涉及集成技術(shù)。具體地,本發(fā)明涉及片上系統(tǒng)(System-on-Chip(SOC))設(shè)計(jì)，具體是涉及用于在包括多個(gè)芯片層的多芯片系統(tǒng)內(nèi)的片上系統(tǒng)的電壓島設(shè)計(jì)。
【背景技術(shù)】
[0002]對(duì)于片上系統(tǒng)設(shè)計(jì)來(lái)說(shuō)，功耗是一項(xiàng)重要的考慮因素。制造工藝的快速發(fā)展使得設(shè)計(jì)師能夠在單個(gè)芯片上集成更多的功能。然而，在單個(gè)芯片上集成更多的功能對(duì)功耗預(yù)算施加了很多嚴(yán)格限制。
[0003]多個(gè)電壓島的使用是一種降低功耗的方法。通過(guò)利用為不在關(guān)鍵路徑上的設(shè)計(jì)的部分提供更低的電壓以降低動(dòng)態(tài)和泄漏功耗這一想法，多個(gè)電壓島概念能夠降低提供至芯片的不同部分的電壓的成本，并且多個(gè)電壓島概念涉及將多個(gè)核集中成在相同電壓下運(yùn)行的電壓島，并對(duì)該電壓島內(nèi)的模塊提供單個(gè)電壓。
[0004]例如，圖1顯示了傳統(tǒng)2D芯片系統(tǒng)100的示意性例子，該系統(tǒng)100具有三個(gè)電壓島A、B和C。如圖1所示，塊(block)bl-b3在電壓島C內(nèi)，并且在Vdd=L 4V下運(yùn)行，該電壓是芯片級(jí)電壓。塊b4、b5和b6在電壓島A內(nèi)并且在Vdd=L 3V的更低的電壓下運(yùn)行，塊b7、b8和b9在電壓島B內(nèi)并且在Vdd=L 2V的電壓下運(yùn)行。

【發(fā)明內(nèi)容】

[0005]雖然電壓島技術(shù)能夠緩和二維(2D)片上系統(tǒng)設(shè)計(jì)中的功耗問(wèn)題，但是其在電源布線、預(yù)布局(floor planning)、時(shí)序收斂(timing closure)和與區(qū)域和延遲相關(guān)的電平轉(zhuǎn)換器的花費(fèi)等方面使得芯片設(shè)計(jì)工藝更加復(fù)雜。因此，如何有效地將相容的、具有相同的電壓的塊聚集在一起而不會(huì)干擾諸如導(dǎo)線長(zhǎng)度和關(guān)鍵路徑時(shí)序等其它設(shè)計(jì)尺度是一個(gè)很關(guān)鍵的問(wèn)題。具體地，存在著一些限制在2D SOC設(shè)計(jì)中使用電壓島的益處的限制因素，例如:在2D SOC設(shè)計(jì)中建立多個(gè)電源軌(power supply rails)增加了該設(shè)計(jì)的復(fù)雜性,并增加了芯片的尺寸；由于需要在兩個(gè)電壓島之間進(jìn)行電平轉(zhuǎn)換，導(dǎo)致難以實(shí)現(xiàn)細(xì)粒度的電壓島設(shè)計(jì)；以及由于所有的設(shè)計(jì)都設(shè)置在相同的硅片上，因此不容易確保電壓域的隔離。
[0006]為了緩解上述問(wèn)題，本發(fā)明的各個(gè)方面提供了一種在多芯片系統(tǒng)中的電壓島設(shè)計(jì)，該系統(tǒng)包括多個(gè)豎直堆疊并經(jīng)由娃穿孔(Through-Silicon-Via (TSV))連接件電連接的芯片層。
[0007]在體現(xiàn)本發(fā)明第一方面的不例性實(shí)施方式中，提供了一種多芯片系統(tǒng)。該系統(tǒng)包括多個(gè)豎直堆疊并通過(guò)TSV連接件電連接的芯片層，其中所述多個(gè)芯片層中的至少一個(gè)包括單個(gè)電壓域。
[0008]在體現(xiàn)本發(fā)明第二方面的示例性實(shí)施方式中，提供了一種在多芯片系統(tǒng)中配置電壓島的方法。該多芯片系統(tǒng)包括多個(gè)豎直堆疊并通過(guò)TSV連接件電連接的芯片層，該方法包括將所述多個(gè)芯片層中的至少一個(gè)配置成具有單個(gè)電壓域。
[0009]本申請(qǐng)的下文描述了本發(fā)明的其它方面和實(shí)施方式。
【附圖說(shuō)明】
[0010]附圖以示例的方式圖示了本發(fā)明，其并不構(gòu)成對(duì)本發(fā)明的限制。在附圖中相同的數(shù)字表示相同的部件，其中:
[0011]圖1顯示了具有三個(gè)電壓島A、B和C的2D芯片系統(tǒng)100的示意性實(shí)施例；
[0012]圖2顯示了根據(jù)示例性實(shí)施方式的多芯片系統(tǒng)200的示意圖；
[0013]圖3顯示了根據(jù)示例性實(shí)施方式的多芯片系統(tǒng)300的示意圖；
[0014]圖4顯示了根據(jù)示例性實(shí)施方式的多芯片系統(tǒng)400可靈活配置的示意圖；以及
[0015]圖5為本發(fā)明的在多芯片系統(tǒng)中配置電壓域的方法的流程示意圖
【具體實(shí)施方式】
[0016]下面將參照附圖中所示的一些實(shí)施例具體描述本發(fā)明的一些示例性實(shí)施方式。在下文的描述中，描述了一些具體的細(xì)節(jié)以提供對(duì)本發(fā)明的更深的理解。然而，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)顯而易見的是，即使不具有這些具體細(xì)節(jié)中的一些，本發(fā)明也可被實(shí)施。另一方面，一些公知的工藝步驟和/或結(jié)構(gòu)沒有被詳細(xì)描述以避免不必要地使本發(fā)明變得難以理解。
[0017]圖2為根據(jù)本發(fā)明的示例性實(shí)施方式的多芯片系統(tǒng)200的示意圖。如圖2所示，該多芯片系統(tǒng)200包括三個(gè)芯片層，即芯片層1、芯片層2和芯片層3，這三個(gè)芯片層豎直堆疊并能通過(guò)跨層的TSV連接件(未示出)依次連接。芯片層的數(shù)量并不局限于三個(gè)，該多芯片系統(tǒng)能夠被配置成包括兩個(gè)芯片層或多于三個(gè)芯片層。多芯片系統(tǒng)200的一個(gè)顯著特征在于其中的芯片層2和3被配置成具有單個(gè)電壓域。也就是說(shuō)，芯片層2中的所有的塊都在相同的電壓下運(yùn)行，芯片層3中的所有的塊也都在相同的電壓下運(yùn)行。例如，芯片層2中所有的塊b4、b5和b6都以1.3v的電壓運(yùn)行；芯片層3中所有的塊b7、b8和b9都以1.2v的電壓運(yùn)行，其中，上述電壓值僅僅是作為舉例，也可以是其它合適的電壓值。
[0018]圖3顯示了本發(fā)明的另一個(gè)示例性實(shí)施方式。如圖3所示，多芯片系統(tǒng)300包括三個(gè)芯片層，即芯片層1、芯片層2和芯片層3，這三個(gè)芯片層豎直堆疊并能通過(guò)跨層的TSV連接件(未示出)依次連接。圖3所示的示例性實(shí)施方式與圖2所示的相似，但是與圖2不同的是，圖3所示的多芯片系統(tǒng)中的所有的芯片層1、2和3都各自被配置成具有單個(gè)電壓域。
[0019]如圖2和3所示，多芯片系統(tǒng)包括至少兩個(gè)芯片層，所述兩個(gè)層中的每一個(gè)層都被配置成在相互不同的單個(gè)電壓域下運(yùn)行?？稍诰哂胁煌妷河虻碾娖街g設(shè)置電平轉(zhuǎn)換器。例如，電平轉(zhuǎn)換器能夠被配置成轉(zhuǎn)換從具有較低電壓域的芯片層至具有較高電壓域的芯片層信號(hào)的電平。這種電平轉(zhuǎn)換器可以是異步(即，沒有時(shí)鐘驅(qū)動(dòng)它)或同步的電平轉(zhuǎn)換器。該電平轉(zhuǎn)換能夠被內(nèi)置到觸發(fā)器(flip-flop)或鎖存器，從而該觸發(fā)器或鎖存器在某一層具有一些晶體管而在另一層具有其它晶體管。
[0020]如圖5所示，本發(fā)明還提供了一種在多芯片系統(tǒng)中配置電壓域的方法，該系統(tǒng)包括多個(gè)豎直堆疊并通過(guò)TSV連接件電連接的芯片層，該方法包括將所述多個(gè)芯片層中的至少一個(gè)配置成具有單個(gè)電壓域。該方法可以包括將所述多個(gè)芯片層中的至少兩層配置成在彼此不同的