一種高k金屬柵極結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路制造技術(shù)領(lǐng)域，更具體地，涉及一種應(yīng)用應(yīng)力技術(shù)形成高K金屬柵極結(jié)構(gòu)的制作方法。
【背景技術(shù)】
[0002]在45nm技術(shù)節(jié)點(diǎn)及以上的MOS晶體管工藝中，一般都是采用二氧化硅作為柵氧化層，采用多晶硅作為柵極材料。隨著半導(dǎo)體器件幾何尺寸的進(jìn)一步縮小，柵氧化層厚度也隨著減小，這將帶來(lái)越來(lái)越高的柵漏電流。在32nm技術(shù)節(jié)點(diǎn)及以下，已經(jīng)大規(guī)模地采用高K介質(zhì)/金屬柵(HKMG)結(jié)構(gòu)來(lái)代替柵氧化層/多晶硅柵極結(jié)構(gòu)作為解決方案。目前在32nm技術(shù)節(jié)點(diǎn)上，采用HKMG結(jié)構(gòu)后，柵漏電流已降為原來(lái)的十分之一。
[0003]在制作HKMG結(jié)構(gòu)晶體管的工藝方面，存在著兩種集成方案:前柵集成方案(Gate-First)和后柵集成方案(Gate-Last)?，F(xiàn)今已基本采用Gate-Last集成方案，該方案的好處在于消除了金屬柵極受到包括高溫結(jié)退火在內(nèi)的多次熱處理，進(jìn)而引起電學(xué)性能的漂移的影響。Gate-Last又可分為高K介質(zhì)(HK)先做、金屬柵(MG)后做(HK First&MGLast)和HK/MG都后做(HK Last&MG Last)這兩種方案。
[0004]目前后柵集成方案的一種工藝步驟通?？砂?
[0005]I)采用HK+多晶娃工藝制作金屬偽柵極(dummy poly)，然后在上面覆蓋二氧化娃隔離層；
[0006]2)對(duì)二氧化硅隔離層進(jìn)行化學(xué)機(jī)械拋光(CMP)平坦化，直到多晶硅露出，然后通過(guò)濕法刻蝕去除柵極內(nèi)的多晶硅，形成柵極溝槽；
[0007]3)在柵極溝槽內(nèi)依次淀積功函數(shù)金屬(例如TiN、TaN等擴(kuò)散阻擋層材料)和柵極金屬；
[0008]4)CMP柵極溝槽外的柵極金屬和功函數(shù)金屬，然后分別淀積刻蝕阻擋層(一般為SiN或SiCN)和二氧化硅，并進(jìn)行后續(xù)接觸孔的制作。
[0009]在采用HK Last&MG Last工藝時(shí)，為了在去除偽柵極時(shí)保護(hù)下層的高K介質(zhì)層，通常需要沉積一層保護(hù)層(cap layer)作為刻蝕阻擋層(etch step layer)。現(xiàn)有技術(shù)一般選用TiN作為這層cap layer，而TiN—般擁有較大的壓應(yīng)力。眾所周知的是，NMOS需要拉應(yīng)力，而PMOS需要壓應(yīng)力，以向溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，從而提高載流子的迀移率。上述現(xiàn)有技術(shù)選用的TiN由于只具有單一的應(yīng)力，只能對(duì)NMOS或PMOS其中之一的電子迀移率或空穴迀移率的提高作出貢獻(xiàn)，但在有利于其中之一的情況下，卻會(huì)對(duì)另一器件的電性能帶來(lái)不利影響。
[0010]因此，現(xiàn)有的HK Last&MG Last工藝沒有考慮到在金屬柵極形成過(guò)程中引入的TiN應(yīng)力層所帶來(lái)的負(fù)面作用，需要加以優(yōu)化。

【發(fā)明內(nèi)容】

[0011]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種高K金屬柵極結(jié)構(gòu)的制作方法，通過(guò)引入應(yīng)力技術(shù)，可對(duì)高K介質(zhì)的保護(hù)層進(jìn)行優(yōu)化。
[0012]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0013]一種高K金屬柵極結(jié)構(gòu)的制作方法，包括以下步驟:
[0014]步驟SOl:提供一形成有多晶硅偽柵極的CMOS結(jié)構(gòu)，所述CMOS結(jié)構(gòu)具有NMOS和PMOS區(qū)域，在所述CMOS結(jié)構(gòu)上沉積一接觸刻蝕阻擋層，然后，覆蓋一層間介質(zhì)隔離層；
[0015]步驟S02:通過(guò)CMP平坦化至多晶硅露出；
[0016]步驟S03:去除NMOS和PMOS區(qū)域的所述多晶硅偽柵極，形成柵極溝槽；
[0017]步驟S04:依次沉積界面層、高K介質(zhì)層和高壓應(yīng)力保護(hù)層；
[0018]步驟S05:對(duì)NMOS區(qū)域的所述高壓應(yīng)力保護(hù)層進(jìn)行離子注入，以使其應(yīng)力得到釋放；
[0019]步驟S06:在柵極溝槽內(nèi)淀積柵極金屬，形成金屬柵極。
[0020]優(yōu)選地，所述界面層為氧化硅。
[0021]優(yōu)選地，所述界面層的厚度不大于10埃。
[0022]優(yōu)選地，步驟S04中，依次沉積界面層、高K介質(zhì)層和高拉應(yīng)力保護(hù)層；步驟S05中，對(duì)PMOS區(qū)域的所述高拉應(yīng)力保護(hù)層進(jìn)行離子注入，以使其應(yīng)力得到釋放。
[0023]優(yōu)選地，步驟S05中，采用Si離子或N離子等離子體，對(duì)所述保護(hù)層進(jìn)行離子注入。
[0024]優(yōu)選地，所述保護(hù)層為TiN。
[0025]優(yōu)選地，所述接觸刻蝕阻擋層為SiN。
[0026]優(yōu)選地，所述層間介質(zhì)隔離層為氧化硅。
[0027]優(yōu)選地，采用等離子化學(xué)汽相沉積生長(zhǎng)所述SiN接觸刻蝕阻擋層。
[0028]優(yōu)選地，采用濕法刻蝕去除所述多晶硅偽柵極。
[0029]從上述技術(shù)方案可以看出，本發(fā)明引入應(yīng)力技術(shù)，在制作金屬柵極時(shí)，通過(guò)對(duì)NMOS或PMOS區(qū)域高K介質(zhì)的TiN高應(yīng)力保護(hù)層進(jìn)行離子注入，以使該側(cè)TiN保護(hù)層的高應(yīng)力得到釋放而轉(zhuǎn)化為低應(yīng)力，從而可在NMOS和PMOS上引入具有不同應(yīng)力的TiN保護(hù)層，在提高NMOS或PMOS其中之一載流子迀移率的同時(shí)，又不會(huì)對(duì)另一器件的電性能帶來(lái)不利影響。
【附圖說(shuō)明】
[0030]圖1是本發(fā)明一種高K金屬柵極結(jié)構(gòu)的制作方法的流程圖；
[0031]圖2?圖7是本發(fā)明一較佳實(shí)施例中根據(jù)圖1的方法形成高K金屬柵極結(jié)構(gòu)的工藝結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0032]下面結(jié)合附圖，對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的詳細(xì)說(shuō)明。
[0033]需要說(shuō)明的是，在下述的【具體實(shí)施方式】中，在詳述本發(fā)明的實(shí)施方式時(shí)，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說(shuō)明，特對(duì)附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡(jiǎn)化處理，因此，應(yīng)避免以此作為對(duì)本發(fā)明的限定來(lái)加以理解。
[0034]在以下本發(fā)明的【具體實(shí)施方式】中，請(qǐng)參閱圖1，圖1是本發(fā)明一種高K金屬柵極結(jié)構(gòu)的制作方法的流程圖。同時(shí)，請(qǐng)參閱圖2?圖7，圖2?圖7是本發(fā)明一較佳實(shí)施例中根據(jù)圖1的方法形成高K金屬柵極結(jié)構(gòu)的工藝結(jié)構(gòu)示意圖。圖2?圖7中形成的器件結(jié)構(gòu)，可與圖1中的各步驟相對(duì)應(yīng)。如圖1所示，本發(fā)明的一種高K金屬柵極結(jié)構(gòu)的制作方法，包括以下步驟:
[0035]如框01所示，步驟SOl:提供一形成有多晶硅偽柵極的CMOS結(jié)構(gòu)，所述CMOS結(jié)構(gòu)具有NMOS和PMOS區(qū)域，在所述CMOS結(jié)構(gòu)上沉積一接觸刻蝕阻擋層，然后，覆蓋一層間介質(zhì)隔離層。
[0036]請(qǐng)參閱圖2。在本發(fā)明的高K介質(zhì)/金屬柵極(HKMG)結(jié)構(gòu)的制作過(guò)程中，可采用現(xiàn)有后柵集成方案(Gate-Last)的HK La