一種嵌入式鍺硅結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于半導(dǎo)體集成電路制造設(shè)備領(lǐng)域，設(shè)及一種嵌入式錯娃結(jié)構(gòu)的制作方 法。
【背景技術(shù)】
[0002] 隨著集成電路技術(shù)的持續(xù)發(fā)展，巧片上將集成更多器件，巧片也將采用更快的速 度。在該些要求的推進(jìn)下，器件的幾何尺寸將不斷縮小，在巧片的制造工藝中不斷采用新材 料、新技術(shù)和新的制造工藝。目前半導(dǎo)體器件的制備已經(jīng)發(fā)展到納米級別，同時常規(guī)器件的 制備工藝逐漸成熟。
[0003] 在半導(dǎo)體器件CMOS溝道區(qū)域施加應(yīng)力可W提高CMOS載流子的遷移率。在制備 CMOS的過程中，在CMOS的源漏區(qū)進(jìn)行外延錯娃（e-SiGe)W對襯底的溝道處施加壓應(yīng)力 (即采用嵌入式娃錯技術(shù)來通過嵌入式的娃錯形成源區(qū)或漏區(qū)，從而對溝道區(qū)施加應(yīng)力）， 使PM0S性能提高，并且對于PM0S，e-SiGe技術(shù)是使溝道所受應(yīng)力提升的最有效的方法。研 究發(fā)現(xiàn)SiGe越接近溝道就越能施加大的應(yīng)力，使得PM0S的性能獲得更大的提升，為此，現(xiàn) 有技術(shù)中設(shè)計了多種工藝方法及流程。
[0004] 然而，在外延生長和其他集成工藝過程中，在SiGe/Si連接處會產(chǎn)生壞點缺陷，該 缺陷將會使溝道內(nèi)的應(yīng)力減弱，從而影響PM0S晶體管的性能。因此，需要一種新的嵌入式 錯娃結(jié)構(gòu)的制作方法，W避免部分上述缺陷，提高產(chǎn)品良率。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術(shù)問題是提供一種嵌入式錯娃結(jié)構(gòu)的制作方法，優(yōu)化SiGe/ Si連接處的結(jié)構(gòu)，提高PM0S晶體管的性能和產(chǎn)品良率。
[0006] 為了解決上述技術(shù)問題，本發(fā)明提供了一種嵌入式錯娃結(jié)構(gòu)的制作方法，包括W 下步驟：
[0007] 步驟SOI、提供一半導(dǎo)體襯底，在所述襯底上形成硬質(zhì)掩膜層，并選擇性的去除所 述襯底的源/漏區(qū)的硬質(zhì)掩膜層；
[000引步驟S02、W所述硬質(zhì)掩膜層為掩膜，刻蝕所述襯底的源/漏區(qū)W形成U形凹槽；
[0009] 步驟S03、在所述U形凹槽內(nèi)外延生長錯娃層，所述錯娃層能覆蓋U形凹槽底部的 半導(dǎo)體襯底而露出U形凹槽側(cè)壁上的半導(dǎo)體襯底；
[0010] 步驟S04、在所述U形凹槽的側(cè)壁和底部外延生長娃層；
[0011] 步驟S05、采用晶向選擇性刻蝕工藝部分刻蝕露出所述U形凹槽側(cè)壁上的半導(dǎo)體 襯底，形成2狀的第二凹槽。
[0012] 優(yōu)選的，步驟S03中，在U形凹槽內(nèi)外延生長錯娃層的過程包括：
[0013] 在所述U形凹槽中填滿具有預(yù)設(shè)濃度的錯娃層；
[0014] 回刻蝕所述錯娃層W形成第S凹槽，所述第S凹槽能露出U形凹槽側(cè)壁上的半導(dǎo) 體襯底，并保留U形凹槽底部且具有預(yù)設(shè)厚度的錯娃層。
[001引優(yōu)選的，步驟S02中，所述U形凹槽的深度大于lOOA。
[0016] 優(yōu)選的，步驟S02中，所述U形凹槽的深度為300~800A。
[0017] 優(yōu)選的，步驟S03中，所述錯娃層最終覆蓋U形凹槽底部的厚度大于10A。
[0018] 優(yōu)選的，步驟S04中，所述娃層的厚度大于10八。
[0019] 優(yōu)選的，步驟S04中，所述娃層的側(cè)壁和底部的厚度一致。
[0020] 優(yōu)選的，所述第二凹槽內(nèi)嵌入錯娃層。
[0021] 優(yōu)選的，所述U形凹槽的側(cè)壁由正交的晶面族{100}和{110}組成。
[0022] 優(yōu)選的，所述晶向選擇性刻蝕工藝所用的刻蝕液主要由TMAH組成，在<111〉晶向 上的刻蝕速率低于其他晶向。
[0023] 與現(xiàn)有的方案相比，本發(fā)明提供的嵌入式錯娃結(jié)構(gòu)的制作方法，在U形凹槽的底 部形成錯娃保護(hù)層后，通過外延生長一薄娃層，從而在后續(xù)刻蝕工藝過程中避開了SiGe/Si 連接處會產(chǎn)生壞點缺陷，優(yōu)化了嵌入式錯娃結(jié)構(gòu)，保證了工藝的穩(wěn)定性，提高PM0S晶體管 的性能和產(chǎn)品良率。
【附圖說明】
[0024] 為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例中所需要使用的 附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng) 域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可W根據(jù)該些附圖獲得其他的附 圖。
[0025] 圖1為本發(fā)明嵌入式錯娃結(jié)構(gòu)的制作方法的流程示意圖；
[0026] 圖2至圖6為本發(fā)明嵌入式錯娃結(jié)構(gòu)的制作方法優(yōu)選實施例的剖面結(jié)構(gòu)示意圖。
[0027] 圖中標(biāo)號說明如下：
[002引 10、襯底；20、硬質(zhì)掩膜層；30、U形凹槽；40、錯娃層；50、娃層；60、第二凹槽。
【具體實施方式】
[0029] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施 方式作進(jìn)一步地詳細(xì)描述。本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明 的其他優(yōu)點與功效。本發(fā)明還可W通過另外不同的【具體實施方式】加W實施或應(yīng)用，本說明 書中的各項細(xì)節(jié)也可W基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或 改變。
[0030] 本發(fā)明中示例性實施例的其它示例可W具有不同的值。應(yīng)注意到；相似的標(biāo)號和 字母在下面的附圖中表示類似項，因此，一旦某一項在一個附圖中被定義，則在隨后的附圖 中不需要對其進(jìn)行進(jìn)一步討論。如本領(lǐng)域所公知，{100}晶面族包括（100)晶面、（010)晶 面、（001)晶面，{110}晶面族包括（110)晶面、（101)晶面、（011)晶面、（1-10)晶面、（10-1) 晶面、（01-1)晶面；{1山晶面族則包括（111)晶面、（-111)晶面，（1-11)晶面，（11-1)晶 面。同時，如本領(lǐng)域所公知，<100〉晶向族包括[100]晶向、[010]晶向、[0(n]晶向<110〉 晶向族包括[110]晶向、[101]晶向、[011]晶向、[1-10]晶向、[10-1]晶向、[01-1]晶向， <111〉晶向族則包括[111]晶向、[-111]晶向、[1-11]晶向、[11-1]晶向。同時本申請文 件中，將"晶向族"簡稱為"晶向"。例如，"<ni>晶向"意指"<ni>晶向族"。
[0031] 上述及其它技術(shù)特征和有益效果，將結(jié)合實施例及附圖1至6對本發(fā)明的嵌入式 錯娃結(jié)構(gòu)的制作方法進(jìn)行詳細(xì)說明。圖1為本發(fā)明嵌入式錯娃結(jié)構(gòu)的制作方法的流程示意 圖；圖2至圖6為本發(fā)明嵌入式錯娃結(jié)構(gòu)的制作方法優(yōu)選實施例的剖面結(jié)構(gòu)示意圖。
[0032] 半導(dǎo)體器件中往往既有NMOS器件，也有PMOS器件。在CMOS器件中尤其如此。而 使用嵌入式娃錯形成的源區(qū)或漏區(qū)往往用于PM0S器件。因此，在執(zhí)行下面描述的各個步驟 之前，可W用掩模遮蔽要形成NM0S器件的部分，而暴露要形成PM0S器件的部分，從而只在 要形成PM0S器件的部分中形成凹槽，并填充嵌入式娃錯。
[0033] 如圖1所示，本發(fā)明提供了一種嵌入式錯娃結(jié)構(gòu)的制作方法，包括W下步驟：
[0034] 步驟SOI、提供一半導(dǎo)體襯底10,在所述襯底10上形成硬質(zhì)掩膜層20,并選擇性的 去除所述襯底的源/漏區(qū)的硬質(zhì)掩膜層20。
[0035] 本實施例中的半導(dǎo)體襯底10的材料優(yōu)選為娃，半導(dǎo)體襯底10上還可具有柵極、柵 極介電層W及側(cè)墻等結(jié)構(gòu)。
[0036] 步驟S02、W所述硬質(zhì)掩膜層20為掩膜，刻蝕所述襯底10的源/漏區(qū)W形成U形 凹槽30。
[0037] 請參考圖2,W所述硬質(zhì)掩