12和底面114。
[0054]請再參考圖1D，接著說明第二溝槽126的形成方式，為了方便說明，在本實施例中只顯示一個第二溝槽126。然而，在其他實施例中，第二溝槽126的數量可為兩個或兩個以上，依元件設計而定?？蛇M行例如低壓化學氣相沉積形成一硬掩膜(圖未顯示)，接著進行一圖案化工藝，于外延層104的主動區(qū)108上形成一掩膜圖案(圖未顯示)，定義出第二溝槽126的形成位置。在本實施例中，第一溝槽110和第二溝槽126沿著第一方向(如圖3的Y方向)交替排列，亦即第二溝槽126的兩側分別相鄰第一溝槽110。然后，再進行一非等向性刻蝕工藝，移除未被掩膜圖案覆蓋的部分外延層104，以于外延層104的主動區(qū)108中形成第二溝槽126。
[0055]在一些實施例中，第二溝槽126的底面可接觸絕緣層106，或位于外延層104內。在一些實施例中，第一溝槽110和第二溝槽126可具有相同的寬度和深度，或者依元件特性調整溝槽寬度及深度。在一些實施例中，第一溝槽110和第二溝槽126的深度為約I μ m?60 μ m0
[0056]移除上述掩膜圖案后，接著，進行例如熱氧化生長，順應性的于第二溝槽126的側壁131和底面133上形成第二絕緣襯墊層132。在本實施例中，第二絕緣襯墊層132可為氧化襯墊層，其可降低外延層104的應力。
[0057]接著，請參考圖1E，進行一摻雜工藝128，將具有第二導電型態(tài)的一第二摻質沿各第二溝槽126的兩個相對側壁131分別摻雜于外延層104內，以于主動區(qū)108中形成相鄰第二溝槽126的側壁131與第一摻雜區(qū)120的多個第二摻雜區(qū)130。在一些實施例中，主要由第二溝槽126的寬度和深度決定第二摻雜工藝128的摻雜角度Θ 2，例如可介于O至10度(° )之間。另外，在一些實施例中，而第二摻質可為包括硼(B)的P型摻質。在本實施例中，進行摻雜工藝128之后，可進行一熱擴散工藝，其工藝溫度大約為800°C至1500°C，以使第二摻雜區(qū)130中的第二摻質均勻分布，并使第二摻雜區(qū)130的導電型態(tài)成為P型。
[0058]如圖1E所示，第二摻雜區(qū)130大體上形成于第二溝槽126的兩側側壁及底部，而第二摻雜區(qū)130的深度大于第二溝槽126的深度，因此第二溝槽126的底面位于第二摻雜區(qū)130內。
[0059]在一些實施例中，在上述摻雜工藝128之后，可進行另一摻雜工藝，將具有第一導電型態(tài)的一第一摻質經由第二溝槽126的側壁131摻雜于外延層104內，形成第三摻雜區(qū)122 (請參照圖3)，以提供后續(xù)步驟漏極良好的歐姆接觸。在一些實施例中，第一摻質可為包括磷(P)或紳(As)的N型摻質。
[0060]接著，請參考圖1F，可進行例如低壓化學氣相沉積法的一沉積工藝，或例如旋涂式玻璃法的一涂布工藝，在外延層104頂上形成一第二絕緣材料136并填入第二溝槽126，以覆蓋第二絕緣襯墊層132。然后再進行例如化學機械研磨工藝的一平坦化工藝，移除外延層104的頂面上多余的第二絕緣材料136。在一些實施例中，第二絕緣材料136可包括氧化材料或無摻雜的多晶硅材料，且進行平坦化工藝之后的第二絕緣材料136的頂面與外延層104的頂面大體上對齊。經過上述工藝，各第一摻雜區(qū)120與一個第二摻雜區(qū)130具有相反的導電型態(tài)且彼此相鄰而在其間形成界面，因而形成本發(fā)明一實施例的超級結結構134。在其他實施例中，超級結結構134的第一摻雜區(qū)120與第二摻雜區(qū)130的導電型態(tài)可以互換。
[0061]圖2A?2B顯示本發(fā)明一實施例沿著圖3的B_B’剖面線的半導體裝置的工藝剖面圖。以下配合圖2A?2B揭示本發(fā)明在上述圖1F步驟后的工藝。
[0062]請參照圖2A,全面性的于外延層104上依序形成一柵極介電層(圖未顯不)和一柵極層(圖未顯示)。在一些實施例中，可利用例如熱氧化法(Thermal oxidat1n)、化學氣相沉積法(Chemical vapor deposit1n, CVD)或原子層化學氣相沉積法(Atomiclayer CVD, ALD)等方式形成柵極介電層?？衫美缁瘜W氣相沉積法、物理氣相沉積法(Physical vapor deposit1n, PVD)、原子層沉積法、派鍍法、電鍍法等薄膜沉積方式形成柵極層。在一些實施例中，柵極介電層可包括例如氧化物(Oxide)、氮化物(Nitride)、氮氧化物(Oxynitride)、碳氧化物(Oxycarbide)或其組合。在一些實施例中，柵極層可為一多晶娃層或一金屬層。
[0063]然后，可于外延層104的主動區(qū)108上覆蓋圖案化光阻層(圖未顯示)，以定義出如圖2A所示的柵極介電層圖案138及柵極層圖案140的形成位置，再以圖案化光阻層為掩膜，利用非等向性刻蝕方式，移除部分柵極介電層和柵極層，以于主動區(qū)108形成由柵極介電層圖案138及柵極層圖案140構成的一柵極結構142。在一些實施例中，如圖3所示，柵極結構142切齊或覆蓋部分第一溝槽110與第二溝槽126的一端，并且覆蓋和第一溝槽110與第二溝槽126間的外延層104。亦即，柵極結構142沿著第一方向(如圖3的Y方向)形成于第一溝槽110與第二溝槽126之間的外延層104上。
[0064]接著，請參考圖2B，可進行一摻雜工藝，于外延層104的主動區(qū)108中形成具有第二導電型態(tài)的一阱區(qū)144。如圖2B所示，阱區(qū)144延伸至部分柵極結構142下方。在一些實施例中，阱區(qū)144為一 P型阱區(qū)。阱區(qū)144的底部可接觸絕緣層106，或阱區(qū)144的底部位于絕緣層106的上方。
[0065]之后，可進行一源極/漏極摻雜工藝，將具有第一導電型態(tài)的一第一摻質摻雜入阱區(qū)144和第三摻雜區(qū)122中，于阱區(qū)144中形成源極區(qū)146，且于第三摻雜區(qū)122中形成漏極區(qū)148，使柵極結構142下方的通道143沿第二方向(如圖3的X方向)延伸。在一些實施例中，阱區(qū)144內的源極區(qū)146的導電型態(tài)為N型，且源極區(qū)146的摻雜濃度大于阱區(qū)144的摻雜濃度。在一實施例中，通道143位于阱區(qū)144中。
[0066]接著，請再參考圖2B，進行一摻雜工藝，于阱區(qū)144中形成具有第二導電型態(tài)的接線區(qū)150。在一些實施例中，接線區(qū)150的導電型態(tài)為P型。如圖2B所示，接線區(qū)150與源極區(qū)146相鄰，且位于阱區(qū)144中。
[0067]本發(fā)明上述實施例的半導體裝置的制造方法是以N型VDM0SFET作為實施例。然而在其他實施例中，上述第一導電型態(tài)和第二導電型態(tài)可以互換，以形成P型VDM0SFET。
[0068]根據上述，本發(fā)明以形成溝槽的方式，再于溝槽中注入形成超級結，其超級結的深度可對應于溝槽的深度，而相較于傳統(tǒng)技術有較深的深度，因此可增加驅動電流導通截面積，改善驅動電流，降低導通電阻。
[0069]圖4A?4D顯示本發(fā)明另一實施例沿著圖3的A-A’剖面線的半導體裝置的中間制作步驟的剖面圖。圖4A?4D的實施例與圖1A?IF的實施例差異為前者于第一溝槽110和第二溝槽126中填入摻雜材料，而后者于第一溝槽110和第二溝槽126中填入絕緣材料。
[0070]圖4A的結構相似于圖1A的結構的部分，在此不重復描述。
[0071]請參照圖4A，在于外延層104中形成第一溝槽110，以下說明第一溝槽110的形成方式?？蛇M行例如低壓化學氣相沉積形成一硬掩膜(圖未顯示)，接著進行一圖案化工藝，于外延層104的主動區(qū)108上覆蓋一掩膜圖案(圖未顯示)，定義出第一溝槽110的形成位置，再進行一非等向性刻蝕工藝，移除未被掩膜圖案覆蓋的部分外延層104，以于外延層104的主動區(qū)108中形成沿著第一方向(如圖3的Y方向)的多個第一溝槽110。
[0072]請參照圖4B，可進行例如外延法或化學氣相沉積法，在外延層104的頂面上形成一第一摻雜材料402并填入第一溝槽110。值得注意的是，本實施例未形成絕緣襯墊層，因此，填入溝槽中的第一摻雜材料402直接接觸第一溝槽110的側壁112和底面114。然后再進行例如化學機械研磨工藝的一平坦化工藝，移除外延層104的頂面上多余的第一摻雜材料402。在一些實施例中，第一摻雜材料402為包括第一導電型態(tài)第一摻質的外延層或多晶硅層，例如包括磷(P)或紳(As)的N型摻質，且進行平坦化工藝之后的第一摻雜材料402的頂面與外延層104的頂面大體上對齊。
[0073]后續(xù)，進行一熱擴散工藝，其工藝溫度大約為800°C至1500°C，以使第一摻雜材料402中的第一摻質擴散至外延層104中，形成第一摻雜區(qū)120。第一摻雜區(qū)120的導電型態(tài)為N型。
[0074]請再參考圖4C，接著說明第二溝槽126的形成方式，為了方便說明，在本實施例中只顯示一個第二溝槽126。然而，在其他實施例中，第二溝槽126的數量可為兩個或兩個以上，依元件設計而定?？蛇M行例如低壓化學氣相沉積(LPCVD)形成一硬掩膜(圖未顯示)，接著進行一圖案化工藝，于外延層104的主動區(qū)108上覆蓋一掩膜圖案(圖未顯示)，定義出第二溝槽126的形成位置。在一些實施例中，第一溝槽110和