高性能的鰭式場效應(yīng)晶體管的制作方法
【技術(shù)領(lǐng)域】
[0001]本申請涉及半導(dǎo)體器件例如FinFET (鰭式場效應(yīng)晶體管)(a/k/a三柵晶體管)。
【背景技術(shù)】
[0002]傳統(tǒng)場效應(yīng)晶體管(FET)為基本平面型器件，具有跨例如單晶硅的半導(dǎo)體的表面而延伸的柵極結(jié)構(gòu)，以及在柵極兩側(cè)上的半導(dǎo)體中的摻雜的源極區(qū)和漏極區(qū)。柵極通過例如氧化硅的薄層絕緣體與半導(dǎo)體絕緣。施加到柵極的電壓控制在柵極下半導(dǎo)體中的、延伸于摻雜的源極區(qū)和漏極區(qū)之間的未摻雜的溝道中的電流流動。
[0003]FET的開關(guān)速度取決于在源極區(qū)和漏極區(qū)之間的電流流動量。電流流動取決于柵極的寬度，其中寬度是溝道中垂直于電流流動方向的方向。隨著對應(yīng)用在通信和計(jì)算機(jī)設(shè)備中的更高速度晶體管的不斷需求，在制造具有更寬柵極的晶體管器件存有持續(xù)的興趣。
[0004]已經(jīng)開發(fā)了 FinFET以獲得更大的柵極寬度。鰭是立在邊緣上的半導(dǎo)體材料的薄段，從而可獲得用于形成柵極結(jié)構(gòu)的多個(gè)表面。鰭具有彼此相對的且通常關(guān)于縱向均分鰭的中心面對稱的第一主面和第二主面。這些主面通常示意為平行的，例如在通過引用被包含在本申請中的USP 7,612,405 B2或者公開號US2008/0128797 Al中的那樣；但是工藝的局限通常導(dǎo)致表面從鰭的頂部至底部向外傾斜，導(dǎo)致鰭的截面是梯形形狀。在某些情形中，兩個(gè)主面在頂部相交。在某些實(shí)施例中，在每個(gè)鰭的每個(gè)表面上可以設(shè)置單獨(dú)的柵極結(jié)構(gòu)。在另外的實(shí)施例中，所有的表面具有共同的柵極結(jié)構(gòu)。
[0005]摻雜的源極區(qū)和漏極區(qū)位于柵極的相對側(cè)上。如同在平面型FET中，施加到柵極的電壓控制在柵極下半導(dǎo)體中的、延伸于摻雜的源極區(qū)和漏極區(qū)之間的未摻雜的溝道中的電流流動。
[0006]關(guān)于FinFET 的更多細(xì)節(jié)可以在 N.H.E.Weste 和 D.Harris 的 CMOS VLSIDesign (Pearson, 3rded.，2005)的第137-138頁找到，其通過引用被包含在本申請中。
[0007]盡管從硅FinFET可獲得增加了的速度，但仍然需要更快的操作。這通過在鰭中使用應(yīng)變硅代替NMOS器件的硅和PMOS器件的鍺或硅鍺(SiGe)獲得。然而，鍺和SiGe的帶隙比硅小，結(jié)果是由這些材料形成的PMOS器件具有明顯更高的泄漏電流(Iboff)。高的泄漏電流不僅增加靜態(tài)泄漏，而且產(chǎn)生其中形成有PMOS晶體管的半導(dǎo)體芯片的過度加熱。這在使用大量PMOS晶體管的電路例如靜態(tài)隨機(jī)存取存儲器(SRAM)電路中尤其麻煩。

【發(fā)明內(nèi)容】

[0008]本發(fā)明是一種降低FinFET中功率損耗的集成電路以及一種制造該電路的方法。
[0009]本發(fā)明的示例性FinFET包括第一多個(gè)鰭、第二多個(gè)鰭和第三多個(gè)鰭，F(xiàn)inFET具有形成在鰭上的柵極結(jié)構(gòu)以及源極區(qū)和漏極區(qū)，使得PMOS晶體管形成在第一多個(gè)鰭上，NMOS晶體管形成在第二多個(gè)鰭上，以及PMOS晶體管形成在第三多個(gè)鰭上。在一個(gè)實(shí)施例中，第一多個(gè)鰭和第二多個(gè)鰭由應(yīng)變硅制成；并且第三多個(gè)鰭由具有比應(yīng)變硅更高的空穴迀移率的材料例如鍺或硅鍺制成。在第二實(shí)施例中，第一多個(gè)鰭由硅制成，第二多個(gè)鰭由應(yīng)變硅、鍺或II1-V族化合物制成；并且第三多個(gè)鰭由具有比應(yīng)變硅更高的空穴迀移率的材料例如鍺或硅鍺制成。
[0010]形成FinFET的鰭有多種方法。示例性地，通過在鰭上形成柵極結(jié)構(gòu)，接著使用N型摻雜劑的離子注入來形成NMOS晶體管的源極區(qū)和漏極區(qū)，并且使用P型摻雜劑的離子注入來形成PMOS晶體管的源極區(qū)和漏極區(qū)，從而在鰭上形成晶體管。
[0011]已經(jīng)發(fā)現(xiàn)，形成在應(yīng)變硅鰭上的PMOS晶體管的泄漏電流與形成在鍺或SiGe鰭上的相似PMOS晶體管的泄漏電流的十五分之一(1/15)同樣低、甚至更低。這種PMOS晶體管的一種應(yīng)用是在例如那些用于存儲對現(xiàn)場可編程門陣列(FPGA)的開關(guān)電路以及邏輯元件進(jìn)行編程的配置位的靜態(tài)RAM單元中。在當(dāng)前技術(shù)中，這種配置存儲器可能包括數(shù)百萬的靜態(tài)RAM單元。
[0012]在優(yōu)選的實(shí)施例中可以實(shí)施大量的變形。
【附圖說明】
[0013]鑒于下面的詳細(xì)描述，本發(fā)明的這些以及其他目的和優(yōu)點(diǎn)對于本領(lǐng)域技術(shù)人員會是明顯的，其中:
[0014]圖1是本發(fā)明的第一示例性實(shí)施例的透視圖；
[0015]圖2是本發(fā)明的第二示例性實(shí)施例的透視圖；
[0016]圖3是描述現(xiàn)場可編程門陣列和它的配置存儲器的示意圖；
[0017]圖4是描述本發(fā)明的方法的示例性實(shí)施例的流程圖；以及
[0018]圖5是描述各種半導(dǎo)體材料的電子和空穴迀移率的圖。
【具體實(shí)施方式】
[0019]圖1是本發(fā)明的第一示例性實(shí)施例FinFET 100的截面圖。FinFET 100包括硅襯底110、形成在硅襯底110上的硅鍺應(yīng)變松弛阻礙物120、形成在應(yīng)變松弛阻礙物120上的第一多個(gè)應(yīng)變硅鰭130，形成在應(yīng)變松弛阻礙物120上的第二多個(gè)應(yīng)變硅鰭140以及形成在應(yīng)變松弛阻礙物120上并且由空穴迀移率比應(yīng)變硅的大的半導(dǎo)體材料制成的第三多個(gè)鰭150。示例性地，該半導(dǎo)體材料是鍺或硅鍺。每個(gè)鰭具有兩個(gè)主面162、164。柵極結(jié)構(gòu)170以及源極區(qū)和漏極區(qū)180、190形成在鰭130、140和150的表面上，使得PMOS晶體管形成在鰭130上，NMOS晶體管形成在鰭140上，以及PMOS晶體管形成在鰭150上。
[0020]圖2是本發(fā)明的第二示例性實(shí)施例FinFET 200的截面。FinFET 200包括硅襯底210、形成在襯底210的部分上的應(yīng)變松弛阻礙物220、形成在襯底210上的第一多個(gè)硅鰭230、形成在應(yīng)變松弛阻礙物220的第一部分222上的第二多個(gè)應(yīng)變硅、鍺或II1-V族化合物例如InGaAs的鰭240、以及形成在應(yīng)變松弛阻礙物220的第二部分224上的由空穴迀移率比應(yīng)變硅的大的半導(dǎo)體材料制成的第三多個(gè)鰭250。示例性地，半導(dǎo)體材料是鍺或硅鍺。每個(gè)鰭具有兩個(gè)主面262、264。柵極結(jié)構(gòu)270以及源極區(qū)和漏極區(qū)280、290形成在鰭230、240和250的表面上，使得PMOS晶體管形成在鰭230上，NMOS晶體管形成在鰭240上，以及PMOS晶體管形成在鰭250上。
[0021]已經(jīng)發(fā)現(xiàn)，形成在應(yīng)變硅鰭上的PMOS晶體管的泄漏電流與形成在鍺或SiGe鰭上的相似PMOS晶體管的泄漏電流的十五分之一(1/15)同樣低、甚至更低。這種PMOS晶體管的一種應(yīng)用是在例如用于存儲配置FPGA的配置位的六晶體管靜態(tài)RAM單元中。圖3是描述FPGA 300、它的配置RAM 310以及該配置RAM的一個(gè)單元320的示意圖。如圖3所示，該單元包括鎖存器，該鎖存器具有:與第二對串聯(lián)連接的PMOS和NMOS晶體管323、324交叉耦合的第一對串聯(lián)連接的PMOS和NMOS晶體管321、322，以及用于將鎖存器連接到位線bit和bit_b的NMOS傳輸晶體管325、326。由于當(dāng)今技術(shù)中的配置RAM可能包括數(shù)百萬的靜態(tài)RAM單元，所以應(yīng)用在這種單元中的PMOS晶體管的泄漏電流的明顯下降具有很大的價(jià)值。對于一些FPGA產(chǎn)品，靜態(tài)功率需求的降低高達(dá)約百分之三十(30%);并且總功耗需求的降低高達(dá)約百分之十(10% )。
[0022]有利地，本發(fā)明的FinFET的NMOS晶體管可以用作配置RAM 310的靜態(tài)RAM單元中的