/InP MOS電容界面特性及漏電特性的界面鈍化方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種改善Al203/InPMOS電容界面特性及漏電特性的界面鈍化方法，屬 于半導(dǎo)體材料器件領(lǐng)域。
【背景技術(shù)】
[0002] 隨著互補(bǔ)型金屬氧化物半導(dǎo)體（CMOS)器件特征尺寸的不斷縮小，SiMOS器件的 發(fā)展已接近其物理極限。III-V族化合物半導(dǎo)體材料被視為是硅基CMOS溝道材料的替代之 一，國際上的許多研宄機(jī)構(gòu)都開始了以III-V族半導(dǎo)體為溝道材料的MOSFET器件的研宄。 然而，獲得一個(gè)穩(wěn)定的金屬氧化物半導(dǎo)體（MOS)界面是當(dāng)前實(shí)現(xiàn)III-V族MOSFET所面臨的 最嚴(yán)峻的問題之一，這是由于III-V族半導(dǎo)體與柵介質(zhì)界面的不穩(wěn)定會(huì)形成III-V族自然 氧化物，III-V族自然氧化物會(huì)惡化MOS界面特性，會(huì)引起一系列的問題，例如：費(fèi)米能級釘 扎、C-V滯回、C-V頻散等。因此，需要獲得一個(gè)穩(wěn)定高質(zhì)量的MOS界面。
[0003] InP作為最有前途的III-V族化合物半導(dǎo)體之一，具有高的電子迀移率（~ 5400cm2/Vs)，但是差的High-K/InP界面仍然是影響InPMOSFET性能的主要原因之一。為 了改善High-K/InP界面質(zhì)量，InP表面鈍化技術(shù)引起了廣泛的關(guān)注，它能夠有效地減少InP 襯底表面的懸掛鍵和自然氧化物，降低界面態(tài)密度，從而獲得高質(zhì)量的界面特性。例如， Hyoung-SubKim等報(bào)導(dǎo)了在Hf02/InP界面是插入一個(gè)Ge的界面鈍化層（IPL)，獲得了較好 的C-V特性，頻散較小，且獲得了I. 4nm的等效電容厚度（CET)JoriyukiTaoka等報(bào)導(dǎo)了用 (NH4)2S溶液鈍化InP表面，能降低界面處的界面缺陷（interfacetraps)和慢缺陷（slow traps),獲得了較好質(zhì)量的界面。F.Gao等報(bào)導(dǎo)了用N2等離子體直接處理GaAs表面，會(huì)抑 制As的氧化物的形成，極大地改善了GaAsMOS電容的C-V特性。TakuyaHoshii等報(bào)導(dǎo) 了用N2等離子體直接處理InGaAs表面，在表面會(huì)形成一層氮氧化物，由于氮氧化物中As-N 鍵及In-N鍵不穩(wěn)定，因此氮氧化物層主要是Ga-N鍵，極大地降低了界面缺陷（interface traps)和慢缺陷（slowtraps)，獲得了低于3XIO11CnT2.ev4的界面態(tài)密度。關(guān)于N2等離子 體直接處理半導(dǎo)體表面的這種方法在InP材料上也有過相關(guān)的報(bào)導(dǎo)，如，A.Talbi等人報(bào)導(dǎo) 了在InP表面直接N2等離子體處理，在表面會(huì)形成In-N鍵和P-N鍵（MaterialsScience andEngineeringA, 2006, 437 (2006) :254-258)。T.Haimoto等人報(bào)導(dǎo)了在用丙酬和氛水 清洗之后采用ECR(電子回旋共振）等離子發(fā)生器產(chǎn)生N2等離子體直接處理InP表面，然 后電子束蒸發(fā)柵介質(zhì)SiOjP熱蒸發(fā)柵金屬A1，結(jié)果表明在InP表面會(huì)形成一層氮氧化物， 降低了InP表面自然氧化物中的慢缺陷，獲得了小于IOmv的C-V滯回（與邊界缺陷有關(guān)） (AppliedPhysicsLetters, 2010, 96(1):012107-1-012107-3)。但是，現(xiàn)有技術(shù)中均是先 在其它等離子發(fā)生器中進(jìn)行等離子體處理后，再將樣品轉(zhuǎn)移到原子層沉積系統(tǒng)中進(jìn)行柵介 質(zhì)沉積，而在轉(zhuǎn)移的過程中樣品暴露在空氣中會(huì)形成影響界面特性的自然氧化物，同時(shí)也 會(huì)大大增加襯底表面受到污染的機(jī)率，導(dǎo)致最終所得樣品的界面缺陷密度（Dit)和邊界缺 陷密度（ANbt)均會(huì)有一定程度的增加。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明要解決的技術(shù)問題是提供一種改善Al203/InPMOS電容界面特性及漏電特 性的界面鈍化方法。采用該方法可以有效鈍化邊界缺陷及Al203/InP界面的界面缺陷，還可 以降低柵漏電流，從而達(dá)到提高Al203/InPMOS電容電學(xué)性能的目的。
[0005] 本發(fā)明所述的改善Al203/InPMOS電容界面特性及漏電特性的界面鈍化方法，包括 對襯底表面進(jìn)行隊(duì)等離子體處理步驟和柵介質(zhì)沉積步驟，所述對襯底進(jìn)行N2等離子體處理 步驟和柵介質(zhì)沉積步驟均在TFS200原子層沉積系統(tǒng)中進(jìn)行，其中：
[0006] 對襯底表面進(jìn)行N2等離子體處理步驟是將襯底置于TFS200原子層沉積系統(tǒng)的 腔體中，利用TFS200原子層沉積系統(tǒng)自帶的等離子體發(fā)生器產(chǎn)生N2等離子體對襯底表面 進(jìn)行隊(duì)等離子體處理；
[0007] 柵介質(zhì)沉積步驟是將隊(duì)等離子體處理后的襯底在原位沉積柵介質(zhì)。
[0008] 本發(fā)明所述技術(shù)方案中，所述的TFS200原子層沉積系統(tǒng)為芬蘭倍耐克公司 (Beneq)TFS200原子層沉積系統(tǒng)。本發(fā)明采用InP襯底。
[0009] 本發(fā)明采用自帶等離子體發(fā)生器的TFS200原子層沉積系統(tǒng)對襯底進(jìn)行N2等離 子體處理和柵介質(zhì)沉積，在隊(duì)等離子體處理后不需要移動(dòng)襯底使其在原有位置上直接進(jìn) 行柵介質(zhì)沉積，避免了襯底因轉(zhuǎn)移而被污染和被再次氧化的可能，因而可以更有效地鈍化 邊界缺陷及Al2O3ZlnP界面的界面缺陷；此外，采用本發(fā)明所述方法還可以有效降低柵漏電 流，改善界面及介質(zhì)質(zhì)量，大幅提高Al203/InPMOS電容的電學(xué)性能。
[0010] 上述技術(shù)方案中，在對襯底表面進(jìn)行隊(duì)等離子體處理步驟中，1等離子體處理的 條件優(yōu)選為：產(chǎn)生等離子體的N2流量為200~40〇SCCm，用N2作為載氣，載氣流量為30~ lOOsccm，射頻功率為50~100W，氮化時(shí)間為5~lOmin，腔體中的溫度為180~250°C。更優(yōu) 選為：產(chǎn)生等離子體的N2流量為300~400sccm，用\作為載氣，載氣流量為50~lOOsccm， 射頻功率為80~100W，氮化時(shí)間為8~lOmin，腔體中的溫度為180~220°C。
[0011] 上述技術(shù)方案中，在柵介質(zhì)沉積步驟中，所述的柵介質(zhì)為Al2O3，優(yōu)選是控制生長溫 度為180~250°C，生長厚度為3~IOnm;更優(yōu)選是控制生長溫度為180~220°C，生長厚 度為3~5nm。
[0012] 本發(fā)明所述的界面鈍化方法，除包括上述步驟之外，在對襯底表面進(jìn)行N2等離子 體處理步驟之前，還包括對襯底進(jìn)行清洗的步驟；在柵介質(zhì)沉積步驟之后，還包括蒸發(fā)柵金 屬的步驟。更進(jìn)一步地，在蒸發(fā)柵金屬步驟后，還包括常規(guī)的光刻、顯影和退火步驟以制備 得到MOS電容。其中：
[0013] 所述的對襯底進(jìn)行清洗的步驟包括有機(jī)清洗步驟和無機(jī)清洗步驟。其中，對襯底 片表面進(jìn)行有機(jī)清洗以去除襯底表面的有機(jī)污染物，具體可以是依次用丙酮、乙醇各浸泡 清洗3~5min，然后用去離子水沖洗干凈，再用干燥N2吹干。對襯底片表面進(jìn)行無機(jī)清洗 以去除襯底表面的自然氧化物，具體可以是酸洗和堿洗。其中酸洗是采用5~10% (w/w) 的鹽酸溶液浸泡清洗1~2min，然后用去離子水沖洗干凈，用干燥N2吹干。堿洗是用15~ 25% (w/w)的氨水溶液浸泡清洗3~5min，然后用去離子水沖洗干凈，用干燥N2吹干。 [0014] 所述的蒸發(fā)柵金屬步驟中，所述的柵金屬為A1，該采用的設(shè)備和操作與現(xiàn)有技術(shù) 相同。優(yōu)選地，柵金屬厚度為100~200nm，金屬蒸發(fā)采用EVA450電子束蒸發(fā)臺（法國 Alliance)〇
[0015] 所述的光刻、顯影和退火步驟與現(xiàn)有技術(shù)相同。優(yōu)選地，光刻膠采用9920正膠，勻 膠臺轉(zhuǎn)速為3500~4000r/min，時(shí)間為60~70sec，光刻優(yōu)選采用SUSSMA6/BA6雙面光刻 機(jī)，曝光時(shí)間為15~18sec。顯影采用正膠顯影液，顯影時(shí)間為8~lOmin。退火優(yōu)選采用 AG610退火爐，在N2條件下退火，退火溫度為250~350°C，退火時(shí)間為30~60sec。
[0016] 與現(xiàn)有技術(shù)相比，本發(fā)明通過使用TFS200原子層沉積系統(tǒng)自帶的等離子體發(fā)生 器產(chǎn)生N2等離子體對InP表面進(jìn)行處理，然后再使襯底在原來位置上沉積Al203，能有效避 免現(xiàn)有技術(shù)中在其它等離子發(fā)生器中完成等離子體處理后，再將樣品轉(zhuǎn)移到原子層沉積系 統(tǒng)中進(jìn)行柵介質(zhì)沉積所帶來的襯底表面再次氧化和對襯底表面的污染，因而可以更有效地 鈍化邊界缺陷及Al2O3ZlnP界面的界面缺陷；此外，采用本發(fā)明所述方法還可以有效降低柵 漏電流，改善界面及介質(zhì)質(zhì)量，大幅提高Al203/InPMOS電容的電學(xué)性能。
【附圖說明】
[0017] 圖1為本發(fā)明實(shí)施例1的工藝流程圖；
[0018] 圖2為本發(fā)明實(shí)施例1所得樣品的多頻（IKHz~IMHz)電容-電壓（C-V)曲線和 高頻（IMHz)滯回曲線；
[0019] 圖3為對比例所得樣品的多頻（IKHz~IMHz)電容-電壓（C-V)曲線和高頻 (IMHz)滯回曲線；
[0020] 圖4為本發(fā)明實(shí)施例1所得樣品和對比例所得樣品的界面缺陷密度Dit的能量分

【具體實(shí)施方式】<